专利名称：一种低压/高α值的ZnO压敏元件及其制造方法
技术领域：
本发明涉及一种低压/高a值的ZnO压敏元件及其制造方法， 属电子陶瓷材料及器件领域。(二) 背景技术随着通讯技术的发展，低压压敏元件的需求日益增加。为解决 低压/高a值的压敏元件，人们从材料配方和元件结构方面做了大量 工作。日本采用特殊配方将电压梯度降到11.6V， a =15. 4 [JP2004-63693A];多层结构的ZnO压敏电阻0805的梯度电压为 5.5V， a =15-20， 0402的梯度电压为50V， a =18-20， (SIDV， Data Book 2004 EPC0S)。电压更低，a更高的小型压敏元件SrTi03 和Ti02基的压敏元件正在研制中。Zn0压敏电阻，制造工艺简单，成本低，如将Zn0压敏元件的梯度 电压降低，a值提高，体积縮小，具有潜在应用前景。然而，由于ZnO 压敏元件的梯度电压与a值是相互依赖的，即耐压越高，ci值越大， 反之亦然。因为予击穿区中流过元件的电阻的电流为热离子发射电流式中OB为晶界势垒高度，E为热电子发射能量，B为发射系数玻尔 滋蔓常数。势垒越低，电阻越低，漏电流越大。根据Zn0压敏电阻的 特性I二KV" R=l/K V(a—') 则有 a =l + log(KR)/logV。所以在相同电压下电阻越低，a值越小。片式ZnO压敏电阻是利用多 层结构减薄厚度的方法来实现低电压的。然，多层结构存在内电极渗 透致使a值下降，端电极延生导致元件一致性变差以及材料多孔引
响芯片的机械强度和稳定性等问题。
发明内容本发明为了弥补现有技术的不足，提供了一种低压/高Ct值的Zn0压敏元件及其制造方法，克服了单片和多层结构Zn0压敏元件的 弱点，确保在极低电压下仍有较大的a系数。 本发明是通过如下技术方案实现的一种低压/高a值的ZnO压敏元件，其特殊之处在于是通过如 下方式制成的用ZnO掺入bi、 Ti、 Mn、 C0、 Ni、 Zr、 W、 Al的氧化 物至少3种制成导电膜片；用Zn--bi—Sb系或Zn--bi--Sn系掺入 Co、 Mn、 Ni、 W、 Si、 Al的氧化物至少4种制成高a值的非线性指数 面性压敏膜片，将两种膜片叠合成复合膜片，经压制减薄后，在950 °C_1100 °C，2.5-3.0小时保温烧成具有低压/高a值的压敏膜片；膜片两面焙银并切成元件要求的尺寸，附上引线包封成元件；元件性 能VlmA/mm=0. 8-3. 0V， a =40-60， lr=0. 5-1.0uA。本发明的低压/高a值的ZnO压敏元件的制造方法，其特殊之处 在于包括如下步骤(1)导电膜片的制备低阻导电膜片以Zn0为基加入bi、 Ti、 Mn、 C0、 Ni、 Zr、 W、 Al的氧化物选出至少3种氧化物，混合研磨 制成0. 5-1. 0uA的粉料，并在粉料加入浓度10%的聚乙烯溶液40%， 配成浆料，扎膜成所要求的厚度的膜片；(2) Zn0压敏膜片的制备ZnO压敏膜片以Zn0-Bi203-Sb203或 Zn0-Bi203-Sn，加入Co、 Mn、 Ni、 Si、 W、 Zr、 Al的氧化物选出至 少4种氧化物，研磨混合，制成粒度为0.5-1. 0uA的粉料；在粉料 中加入浓度为10%的聚乙烯熔液40%制成粉料，扎膜成所需要的膜 片；(3) 将两层导电膜片中间夹一层压敏膜片叠成复合膜片，然后用 油压方法将其减薄到需要的厚度；(4)复合膜片的烧结采用准热平衡方法，升温速度为0. 5-1. 5'C/min， 升温至950°C-1100 °C，恒温时间2. 5-3.0小时，采用随炉降温冷却， 烧成的复合膜片两面焙银，最后切成元件要求的尺寸，并按常规的方
法做成带引线的小型压敏元件或表面安装型压敏元件。本发明的低压/高a值的ZnO压敏元件的制造方法，其一种实现 方式在于在步骤(1)导电膜片的制备中ZnO与其它氧化物的重量 配比为ZnO 100份，Co304 0. 8-1.0份，Mn304 0.4-0.7份，W03 0. 1-0. 2份，Zr02 0. 03-0. 07份， Ti02 0. 2-0. 3份，AL203 0. OOl-O. 008份。本发明的低压/高a值的ZnO压敏元件的制造方法。a值的ZnO 压敏元件的制造方法，其一种实现方式在于在歩骤(2)压敏膜片 的制备中ZnO与其它氧化物的重量配比为ZnO 100份，Bi203 3.2-3.7份，Sb203 2. 7_3. 5份，Co304 0. 6-0.7份，Mn02 0.4-0.5 份，MO 0.05-0. 2份，A1203 0. 001-0. 002份。本发明的低压/高a值的ZnO压敏元件的制造方法，其另一种实现 方式在于在步骤(2)压敏膜片的制备中ZnO与其它氧化物的重量 配比为ZnO 100份，Bi203 3.2-3.7份，Sn02 1.4-1.8份，Co304 0. 6-0. 7份，Mn02 0. 4_0. 5份，Ni0 0. l-O. 2份，Si02 0. l-0.2份， A1203 0. 001-0. 002份。本发明的低压/高a值的Zn0压敏元件的制造方法，所述导电膜 片和ZnO压敏膜片用扎膜工艺制成，浆料中的粘合剂为10%浓度的聚 乙烯醇溶液40%,导电膜片的扎膜厚度为3-5mm，压敏膜片的厚度为 0.1-0. 2mm。在步骤(3)中，将导电膜片和压敏膜片切成40 X 40mm 的方片，然后两导电片中间夹一层压敏膜片，并用油压机压成总厚度 为0. 3mm的复合膜片，再把复合膜片切成40X40腿的方片。在步骤(4) 中，将复合膜片拌上Si02或A1203粉，放置在压敏膜片的粉料上，以 10片为一组叠合，上面压上压块，用1.5°C/min的升温速度，升温 至950。C-110(TC保温2. 5-3. 0小时成瓷。本发明用复合膜片技术制造低压/高a值Zn0压敏元件，解决了 低压/高a值压敏元件存在的困难。该技术可将电压梯度降到0. 8-3V， 非线性系数a保持在40-60，漏电流为0.5-1. 0uA。
下面结合附图对本发明作进一步的说明。 图1为本发明中复合膜片的结构示意图； 图2为本发明低压/高a值的ZnO压敏元件的结构示意图； 图3为本发明中复合膜片的烧结结构示意图。图中，1导电膜片，2压敏膜片，3导电膜片，4芯片，5色封 料，6引线，7复合膜片，8压块，9盖板，IO匣钵，ll垫粉，12炉膛。
具体实施方式
实施例1①导电膜片 材料配方(单位克)Zn0 bi203 Ti02 Mn02 Al203 100 0.20.50.2 0.005 按料水球(锆球)=1.0:1.4:1.5(重量比)球磨至0. 5-1. 0um，烘干过 320目筛后，加入浓度为10%的聚乙烯醇溶液40%配成浆料，置于扎膜机上， 扎成厚度为5腿的膜片。 ②ZnO压敏膜片材料配方(单位克)ZnO bi203 Sb203 Co304 Mn02 NiO Al203 100 3.5 3.0 0.6 0.40.1 0.001按料水料=1.0:1.4:1.5(重量比)球磨至0.5-1.OuA，烘干过320目筛后，加入浓度为10%的聚乙烯醇溶40%配成浆料，置于扎膜机上，扎 成厚度为0. lmm的膜片。如图1、图2、图3所示，将两种膜片按图1的方式两导电膜片1、 3 之间夹一层Zn0压敏膜片2叠成复合膜片。将复合膜片7置于油压机上， 压制减薄为1.0腿；然后将其切成40X40(mm2)的生坯，拌上Al203料，并 叠成(10片一组)，放置在压敏膜片的粉料垫粉11上(粉料予先在1100 °C， 5小时处理)，上面压上A1203的压块8(压块尺寸40X40X 1. Omm)。将叠好的生坯放入盛有未加入PVA胶的垫料的陶瓷匣钵10中，上面 放上盖板9，置于烧结炉炉膛12中烧结，升温速度0. 5-1.0°C/min;950 °C-IIO(TC保温2. 5小时；随炉降温至20(TC以下，取出。
烧成的芯片4两面焙银，切成元件要求的尺寸形成色封料5的包封做成带引线6的小型ZnO低压压敏元件或低压表面安装元件，测量元件的梯 度电压 VlmA/mm，a 0. 1--1. 0mA 及漏电流Ir: VlmA/mm =2_3V，a 二40_50，lr=0. 3-0. 8uA。 实施例2① 导电膜片 材料配方(单位克)Zn0 Co304 Mn304 W03 Zr02 Al203 100 1.0 0.5 0.2 1.0 0.008② Zn0压敏膜片材料配方(单位克)ZnO bi203 Sn02 Co304 Mn02 NiO Al203 Si02 100 3. 7 1.8 0.6 0.4 0.2 0.001 0.2制作工艺与实施例1相同，烧结亦与实施例1相同，最后测量结果VlmA/mm 二1-2V a 二50_60 实施例3① 导电膜片 材料配方(单位克)Zn0 Co304 Mn304 100 1.0 0.5② Zn0压敏膜片材料配方(单位克)ZnO Bi203 Sn02 Co304 Mn02 Ni0 Al203 Si02 Zr02 100 3.01.4 0.6 0.4 0.2 0.001 0.1 0.04制作工艺与实施l相同，烧结温度1100-1130°C，最后测出参数 VlmA/mm =0.8-1. 5V a =40-50 lr=0.8-1.2uA 本发明提供的技术可以实现目前不能达到的低压/高a值ZnO 压敏元件，在微电子技术和通讯工程方面具有很好的市场。
权利要求
1.一种低压/高α值的ZnO压敏元件，其特征在于是通过如下方式制成的用ZnO掺入bi、Ti、Mn、CO、Ni、Zr、W、Al的氧化物至少3种制成导电膜片；用Zn--bi-Sb系或Zn-bi--Sn系掺入Co、Mn、Ni、W、Si、Zr、Al的氧化物至少4种制成高α值的非线性指数面性压敏膜片，将两种膜片叠合成复合膜片，经压制减薄后，在950℃-1100℃，2.5-3.0小时保温烧成具有低压/高α值的压敏膜片；膜片两面焙银并切成元件要求的尺寸，附上引线包封成元件；元件性能V1mA/mm＝0.8-3.0V，α＝40-60，Ir＝0.5-1.0uA。
2. 根据权利要求l所述的低压/高a值的Zn0压敏元件的制造方法， 其特征在于包括如下步骤(1)导电膜片的制备低阻导电膜片以Zn0为基加入bi、 Ti、 Mn、 C0、 Ni、 Zr、 W、 Al的氧化物选出至少3种氧化物，混合研磨 制成0. 5-1. 0uA的粉料，并在粉料加入浓度10%的聚乙烯溶液40%， 配成浆料，扎膜成所要求的厚度的膜片；(2) ZnO压敏膜片的制备Zn0压敏膜片以Zn0-Bi203-Sb203或 Zn0-Bi203-Sn，加入Co、 Mn、 Ni、 Si、 W、 Zr、 Al的氧化物选出至 少4种氧化物，研磨混合，制成粒度为0.5-1. 0uA的粉料；在粉料 中加入浓度为10%的聚乙烯熔液40%制成粉料，扎膜成所需要的膜 片；(3) 将两层导电膜片中间夹一层压敏膜片叠成复合膜片，然后用 油压方法将其减薄到需要的厚度；(4)复合膜片的烧结采用准热平衡方法，升温速度为0.5-1.5 °C/min，升温至950°C-1100 °C ，恒温时间2. 5-3. 0小时，采用随 炉降温冷却，烧成的复合膜片两面焙银，最后切成元件要求的尺寸， 并按常规的方法做成带引线的小型压敏元件或表面安装型压敏元
3. 根据权利要求2所述的低压/高a值的Zn0压敏元件的制造方法，其特征在于在步骤(1)导电膜片的制备中ZnO与其它氧化物的重量配比为ZnO 100份，Co304 0.8-1.0份，Mn304 0.4-0.7 份，W03 0. 1-0. 2份，Zr02 0.03-0.07份，Ti02 0. 2-0. 3份， AL203 0. 001-0. 008份。
4. 根据权利要求2所述的低压/高a值的ZnO压敏元件的制造方法， 其特征在于在步骤(2)压敏膜片的制备中ZnO与其它氧化物的 重量配比为ZnO 100份，Bi203 3.2-3.7份，Sb203 2.7-3.5 份，C03O4 0. 6-0.7份，Mn02 0.4-0.5份，NiO 0.05-0. 2份， AI2O3 0. 001-0. 002份。
5. 根据权利要求2所述的低压/高a值的ZnO压敏元件的制造方法， 其特征在于在步骤(2)压敏膜片的制备中ZnO与其它氧化物的 重量配比为ZnO 100份，Bi203 3.2-3.7份，SnO2 1.4-1.8份， Co304 0.6-0.7份，Mn02 0.4-0.5份，NiO0.1-0.2份，SiO2 0. 1-0. 2份，AI2O3 0. 001-0. 002份。
6. 根据权利要求2所述的低压/高a值的ZnO压敏元件的制造方法， 其特征在于所述导电膜片和ZnO压敏膜片用扎膜工艺制成，浆料 中的粘合剂为10%的聚乙烯熔液40%;导电膜片的扎膜厚度为3-5mm， 压敏膜片的厚度为0. 1-0. 2mm。
7. 根据权利要求2所述的低压/高a值的ZnO压敏元件的制造方法， 其特征在于在歩骤(3)中，将导电膜片和压敏膜片切成40X40mm 的方片，然后两导电片中间夹一层压敏膜片，并用油压机压成总厚 度为0. 3mm的复合膜片，再把复合膜片切成40X40腿的方片。
8. 根据权利要求2所述的低压/高a值的ZnO压敏元件的制造方法， 其特征在于在步骤(4)中，将复合膜片拌上Si02或Al203粉， 放置在压敏膜片的粉料上，以10片为一组叠合，上面压上压块， 用1.5°C/min的升温速度，升温至95(TC-110(TC保温2. 5-3.0小 时成瓷。
全文摘要
本发明公开了一种低压/高α值的ZnO压敏元件及其制造方法，属于化学材料及制备领域。该低压/高α值的ZnO压敏元件，是通过如下方式制成的用ZnO掺入bi、Ti、Mn、C0、Ni、Zr、W、Al的氧化物至少3种制成导电膜片；用Zn-bi-Sb系或Zn-bi-Sn系掺入Co、Mn、Ni、W、Si、Al、Zr的氧化物至少4种制成高α值的压敏膜片，将两种膜片叠合成复合膜片，烧成具有低压/高α值的压敏膜片。本发明用复合膜片技术制造低压/高α值ZnO压敏元件，解决了低压/高α值压敏元件存在的困难。该技术可将电压梯度降到0.8-3V，非线性系数α保持在40-60，漏电流为0.5-1.0uA。
文档编号C04B35/01GK101157551SQ20071011377
公开日2008年4月9日 申请日期2007年9月12日 优先权日2007年9月12日
发明者倩 刘, 陶明德 申请人:山东中厦电子科技有限公司