显示器、列驱动集成电路、和多电平检测器，以及多电平检测方法

专利名称：显示器、列驱动集成电路、和多电平检测器，以及多电平检测方法
技术领域：
本发明涉及显示器、列驱动集成电路、和多电平检测器，以及多电 平检测方法，并且更具体地涉及通过从接收多电平信号中移除共模来减 少误差的可能性的多电平检测器、多电平检测方法、显示器和列驱动集 成电路。
背景技术：
最近，除了例如笔记本计算机和个人便携式通信设备的便携式电子 设备的普及方面的增长以外，数字装置和个人计算机的市场大小不断增 长。作为这种设备和用户之间的最终连接媒介的显示装置被要求具有轻重量和低功耗。因此，通常使用例如LCD (液晶显示器)、PDP (等离子 体显示板)和OELD (有机电致发光显示器)的FPD (平板显示器)以 代替常规的CRT (阴极射线管)。
发明内容
技术问题如上所述，在一般的FPD系统中，需要定时控制器和用于驱动面板 的驱动器IC (扫描驱动器集成电路和列驱动集成电路)来驱动显示用面 板。但是，在用于在定时控制器和用于驱动面板的驱动器IC之间传输数 据信号的线路中，生成了由所谓EMI(电磁干扰)或RFI(射频干扰)(下 文中统称为"EMI")的电磁波和射频波在电子设备中引起的大量有问题 的波干扰。而且，在现有的FPD系统的情况下，不断地追求大屏幕和高分辨率， 并且特别是在高分辨率面板的情况下，因为列线路的数量是从几百到两千，对用于驱动这些线路中的每一个线路的列驱动集成电路的输入要求 高速数据传输技术。如上所述，因为最近加强了EMI标准，而且更需要以高速传输信号的技术，所以例如RSDS (小幅摆动差分信号传输(Reduced Swing Differential Signaling))或小型LVDS的小信号差分信号传输方法，常用 于面板内部(intra-panel)显示器，从而将定时控制器和面板连接在一起。图1是例示常规RSDS (小幅摆动差分信号传输)的实施方式的示 意图，并且图2是例示常规小型LVDS (低压差分信号传输)的实施方式 的示意图。RSDS和小型LVDS都包括一条或多条数据信号线，以使用与 数据同步的单独时钟信号满足所需的带宽。因为仅使用一个时钟信号， 必须与面板内的列驱动集成电路20和21的数量相匹配地提供时钟信号 和数据信号。即，如图1和2中所示，RSDS和小型LVDS都使用多点连 接(multi-drop)方法。然而，RSDS和小型LVDS都使用的多点连接方法的缺点在于，由 于时钟信号的大负载，以及由于在线路被分开点处的阻抗失配导致的 EMI的增加和例如信号失真的信号质量降低，导致最大操作速度受到限 制。由National Semiconductor Corporation最近发表的使用点对点方法的 面板内部(intra-panel)接口是PPDS (点对点差分信号传输)。根据图3 中示出的该方法，时钟信号被发送到每个列驱动集成电路22，以解决当 时钟信号被列驱动集成电路22共享时出现的问题。而且，该方法的特征 在于，定时控制器和单个列驱动集成电路22之间设置有独立数据线，而 按常规多条数据线连接到多个列驱动集成电路。即，由于图3中所示PPDS 采用串联方法，从PPDS定时控制器12到单个列驱动集成电路22设置 有单个独立数据线。因此，与RSDS和小型LVDS使用的常规多点连接方法相比，降低 了阻抗失配，使得减少了 EMI，并且通过减少总的信号线数量实现了低 制造成本。然而，与常规的RSDS相比，需要更高速的时钟信号，并且单独的时钟线分别连接到所有列驱动集成电路，从而存在开销。而且，当数据 信号和用于采样数据的时钟信号之间存在偏移时，在数据采样过程期间 可能出现误差。为了防止这种情况，用于补偿偏移的单独电路是必须的。因此，PPDS存在不同于常规RSDS和小型LVDS的应当解决的问题。此外，如图4中所示，最近已经提出了其中列驱动集成电路23以链 式形式接收时钟信号的结构。这种结构的优点在于，可减少由于时钟线 的多点连接导致的阻抗失配和由此产生的EMI。然而，该结构的问题在 于，由于列驱动集成电路23之间出现时钟延迟，导致数据釆样失败。如上所述，面板内部接口的最新趋势专注于减少信号线的数量和 EMI成分。此外，与信号线数量的减少相比，增加了操作速度和面板的 分辨率，从而需要可解决在高速信号传输期间出现的问题(例如偏移和 相对抖动)的新型面板内部接口。 技术方案本发明的一个目的是提供一种显示器和一种列驱动集成电路，其中 显著地减少了信号线数量，也减少了 EMI，并且使用恢复时钟能够进行 准确采样。本发明的又一 目的是提供一种通过从接收多电平信号中移除共模来 减少误差的可能性的显示器、列驱动集成电路、多电平检测器、和多电 平检测方法。根据本发明的第一方面，提供了一种多电平检测器，该多电平检测 器包括第一共模移除电路，用于接收包括第一信号和第二信号的第一 差分多电平信号，并输出包括第三信号和第四信号的第二差分多电平信 号，其中通过移除所述第一差分多电平信号的共模生成所述第二差分多 电平信号；第一比较器，用于接收所述第二差分多电平信号以及包括第 一参考信号和具有比所述第一参考信号的电压值更低电压值的第二参考 信号的差分参考信号，并根据所述第三信号的电压和所述第一参考信号 的电压二者的比较结果，以及根据所述第四信号的电压和所述第二参考 信号的电压二者的比较结果，输出两个逻辑值中的一个；第二比较器， 用于接收所述第二差分多电平信号和所述差分参考信号，并根据所述第四信号的电压和所述第一参考信号的电压二者的比较结果，以及根据所 述第三信号的电压和所述第二参考信号的电压二者的比较结果，输出所 述两个逻辑值中的一个；以及运算单元，用于输出多电平检测结果，其 中所述多电平检测结果是所述第一比较器和所述第二比较器二者的输出 的逻辑运算的结果。根据本发明的第二方面，提供了一种多电平检测方法，该方法包括 以下步骤(a)移除接收差分多电平信号的共模；以及(b)输出第一差 分参考信号的电压和移除了共模的接收差分多电平信号之间的比较结 果。根据本发明的第三方面，提供了一种包括移位寄存器、数据锁存器 和DAC的列驱动集成电路，该集成电路还包括第一共模移除电路，用 于输出通过移除由第一信号和第二信号组成的接收差分信号的共模而生 成的差分信号，所述差分信号由第三信号和第四信号组成；数据检测单 元，用于输出与所述接收差分信号的符号或与所述差分信号的符号相对 应的接收数据信号；时钟检测单元，用于将接收时钟信号输出，其中所 述接收时钟信号是所述差分信号和第一差分参考信号二者的电压之间的 比较结果，所述第一差分参考信号由第一参考信号和具有比所述第一参 考信号的电压更低电压的第二参考信号组成；以及采样器，用于使用所 述接收时钟信号对所述接收数据信号进行采样，以将采样结果发送到所 述移位寄存器。根据本发明的第四方面，提供了一种显示器，该显示器包括定时控 制器、多个列驱动集成电路、至少一个行驱动集成电路、以及显示板， 其中所述多个列驱动集成电路包括根据本发明第三方面的列驱动集成电 路。有利效果如上所述，根据所述显示器和所述列驱动集成电路，显著地减少了 信号线的数量，也减少了 EMI，并且使用恢复时钟还使得准确采样成为 可能。此外，所述显示器、列驱动集成电路和多电平检测器通过从接收多电平信号中移除共模而减少了误差的可能性。


图1是例示常规RSDS (小幅摆动差分信号传输)的实施方式的示 意图。图2是例示常规小型LVDS (低压差分信号)的实施方式的示意图。 图3是例示常规PPDS(点对点差分信号传输)的实施方式的示意图。 图4是例示用于从串联的RSDS中相邻的列驱动集成电路串行接收时钟信号的方法的示意图，其中列驱动集成电路被构造成具有链式结构。 图5是例示根据本发明的第一实施方式的嵌入有时钟的面板内部显示器结构的图。图6是为了便于理解仅例示图5的定时控制器和列驱动集成电路之 间的时钟和数据的传输结构的图。图7到图IO是例示可用于图5的定时控制器和列驱动集成电路之间 接口的多电平信号传输的实施例的图。图11是根据本发明的第二实施方式例示嵌入有时钟的面板内部显示 器结构的图。图12是为了便于理解仅例示图11的定时控制器和列驱动集成电路 之间的时钟和数据的传输结构的图。图13是例示可用于图5或图11的显示器的定时控制器的实施例的图。图14是例示可用于图5或图11的显示器的列驱动集成电路的实施 例的图。图15是例示可用于图5或图11的显示器的定时控制器的另一实施 例的图。图16是例示可用于图5或图11的显示器的列驱动集成电路的另一 实施例的图。图17是例示可由图14或16的列驱动集成电路使用的多电平检测器 的实施例的图。图18是例示图17的第三比较器的实施例的图。图19是例示图17的第一比较器和第二比较器的实施例的图。图20是例示图17的多电平检测器的问题的信号图。图21是例示可由图14或16的列驱动集成电路使用的多电平检测器的另一实施例的图，其中即使在所接收信号具有共模时，多电平检测器也不会出现故障。图22是例示图21的第一共模移除电路的实施例的图。图23是例示可由图14或16的列驱动集成电路使用的多电平检测器的又一实施例的图，其中例示了移除参考信号的以及接收信号的共模并随后检测时钟信号的多电平检测器。 10: RSDS定时控制器 11:小型LVDS定时控制器 12、 13: PPDS定时控制器14、 15:用于嵌入有时钟的多电平信号传输方法的定时控制器20: RSDS列驱动IC21:小型LVDS列驱动IC22、 23: PPDS列驱动IC24、 25:用于嵌入有时钟的多电平信号传输方法的列驱动集成电路 30:行驱动IC 40:显示板51、 71:定时控制器的接收单元52、 72:缓冲存储器53、 73:定时控制器电路54、 74:发送器55、 75:解复用器56、 76:串行转换器57、 77:驱动单元61、 81:列驱动IC的接收单元62、 82:移位寄存器63、 83:数据锁存器64、 84: DAC65、 85:参考电压生成器66、 86:多电平检测器67、 87:时钟恢复电路68、 88:采样器69、 89:数据对准单元91:时钟检测器92:数据检测器93:第一比较器94:第二比较器95:运算单元96:第三比较器97:第一共模移除电路98、 100:差分放大器99:第二共模移除电路具体实施方式

将参考附图详细描述本发明。对说明书和权利要求书中使用的术语 和用语的解释不应当限于通常的或字面上的含意。该解释应当基于如下 的原则以符合本发明的含意和原理，该原则为本发明人或多个发明人可 以定义术语的概念以便最好地描述其发明。因此，尽管已经参考本发明 的优选实施方式具体地示出和描述了本发明，但本领域技术人员将会理 解其中可以在形式上和细节上实现各种变化，而不会偏离如所附权利要 求定义的本发明的精神和范围。根据本发明，应用常规多电平信号传输方法，以便提供新型编码方 法，其中时钟信号信息嵌入在数据信号之间，不需要且代替了单独的时 钟信号线，由此解决了常规技术的问题，例如由于数据线和时钟线的多点连接导致的阻抗失配和因而产生的EMI。此外，根据本发明，可使用多电平检测方法容易地从嵌入到数据信 号中的时钟信号提取时钟信号成分，并且时钟信号成分仅仅是对实际数 据进行采样所需的频率的十分之一。因此，由于该频率很小，这在减少 整个系统的EMI方面起了主要作用，并且可防止当数据信号和时钟信号 分离时生成的相对抖动或偏移问题，从而以高速执行稳定操作。图5是例示根据本发明的第一实施方式的嵌入有时钟的面板内部显示器结构的图，并且图6是为了便于理解仅例示图5的定时控制器和列 驱动集成电路之间的时钟和数据的传输结构的图。参考图5和6，显示器 包括定时控制器14、多个列驱动集成电路24、多个行驱动集成电路30 和显示板40。用于显示板40的驱动装置包括该定时控制器14、该多个 列驱动集成电路24和该多个行驱动集成电路30。显示板40充当根据扫描信号和数据信号对图像进行显示的部件，并 且可以选自例如LCD板、PDP板和OELD板的各种显示板。该多个行驱 动集成电路30将扫描信号Sl至Sn施加到显示板40，并且多个列驱动集 成电路24将数据信号Dl至Dn施加到显示板40。定时控制器14将DATA 发送到多个列驱动控制电路24，并且将时钟CLK和CLK—R以及起始脉 冲SP和SP一R施加到多个列驱动集成电路24和多个行驱动集成电路30。 从定时控制器14发送到多个列驱动控制电路24的DATA可仅包括要显 示在显示板40上的图像数据，或包括该图像数据和控制信号。与常规技术相反，根据本发明的第一实施方式，仅仅一对差分对用 于将时钟CLK和数据信号DATA从定时控制器14发送到列驱动集成电 路24。时钟信号CLK嵌入在数据信号DATA之间以在作为发送端的定时 控制器14处具有不同的信号幅度，并且被发送。在作为接收端的列驱动 集成电路24处使用接收信号的幅度将时钟信号CLK从数据信号DATA 中区分出来。图7是例示可用于图5的定时控制器和列驱动集成电路之间接口的 多电平信号传输的实施例的图。参考图5至图7，定时控制器14将数据 转换为具有比预定参考电压小的电压的信号，将时钟转换为具有比该预 定参考电压大的电压的信号，并且将转换后的时钟信号嵌入在转换后的数据信号之间以便多路传输并随后进行发送。此外，通过现有技术中公 知的差分信号处理，在作为接收端的列驱动集成电路24处可获得数据信号的值，并且使用Vrefh和Vrefl区分出时钟信号。即，当两个输入信号 之差的绝对值IVin,p-Vin,nl小于参考信号的幅度IVrefh-Vrefll时，这两个输 入信号作为数据信号进行处理。因此，当Vin，p大于Vin,n时，数据值设 置为1，并且当Vin，p小于Vin，n时，数据值设置为0。当这两个输入信号 之差的绝对值大于参考信号的幅度(|Vin,p-Vin,n|>|Vrefh-Vrefl|)时，这两 个输入信号被识别为时钟。如图中所示，因为实际嵌入的时钟的频率低于数据的传输速度，接 收端生成具有与使用PLL (未示出)的数据相同速度的时钟信号，并且 使用该时钟信号对数据进行釆样。在系统的EMI方面，最重要的因素是 时钟信号，并且已知EMI的幅度与时钟信号的幅度和频率成比例。因此， 根据本发明，时钟的频率可减少到常规PPDS系统的1/10或1/20，由此 显著地减少了 EMI。此外，当从图中所示的数据和时钟信号结构恢复时钟时，时钟以与 数据自然同步的状态恢复。因此，当使用恢复的时钟进行釆样时，优点 在于和常规LVDS、小型LVDS和PPDS相比，可更准确地进行数据采样。而且，如图中所示，尽管能够实际表示的信号组合的数量是四，所 期望的信号是两个数据信号和一个时钟信号。因此，当两个输入信号之 差的绝对值IVin,p-Vin,nl大于参考信号的幅度IVrefh-Vrefll时，无条件地生 成时钟信号，而可使用这两个信号的符号同时发送单独的控制信号或图 像数据。当符号为正时，识别为施加了 1，并且当符号为负时，识别为施 加了 0。图8是例示可用于图5的定时控制器和列驱动集成电路之间接口的 多电平信号传输的另 一实施例的图。参考图5、 6和8，定时控制器14将数据转换为具有比预定参考电 压大的电压的信号，将时钟转换为具有比预定参考电压小的电压的信号， 并且将转换后的时钟信号嵌入在转换后的数据信号之间以便多路传输并 随后进行发送。此外，作为接收端的列驱动集成电路24在接收信号的电压大于参考电压时，将接收信号恢复为数据，并且当接收信号的电压小 于参考电压时，将接收信号恢复为时钟。如图中所示，因为与数据相反，时钟信号不具有例如i和o的概念， 所以三电平对于多电平信号传输就足够了。即，当两个输入信号之差的绝对值IVin，p-Vin,nl大于参考信号的幅度IVrefh-Vrefll时，这两个输入信号 被识别为数据信号，并且根据数据信号的符号将数据识别为1或0。相反， 当两个输入信号之差的绝对值IVin,p-Vin，nl小于参考信号的幅度 IVrefh-Vrefll时，这两个输入信号被识别为时钟信号。因此，与图7的方 法相反，该方法由于四电平的要求而需要3AVx (AVx指噪声容限)电 压操作，图8的方法可在低电压2AVx处操作，因为三电平对于图8的 方法就足够了。图9例示了可用于图5的定时控制器和列驱动集成电路之间接口的 多电平信号传输的又一实施例的图。在图7和8中所示的实施例的情况下，尽管时钟信号是和数据一起 发送，但由于时钟信号不是对于每个数据都存在，因此在接收端需要由 DLL、 PLL等组成的时钟恢复电路。大LCD的列驱动集成电路不受面积 增大的影响或由于DLL等引起的电流的影响。然而，在小LCD的列驱 动集成电路的情况下，这可能有问题。而且，当数据的传输速度不是非 常高时，通过将时钟和每个数据一起发送而简化时钟恢复电路的构成是 有利的。图9中所示的方法用于解决这些问题。尽管图9中所示的方法在多 电平方面类似于图7和图8，但其区别在于时钟信号是在与数据周期的一 半相对应的周期期间发送。当两个输入信号之差的绝对值IVin,p-Vin，nl大 于参考信号的幅度IVrefh-Vrefll时，这两个输入信号被识别为数据信号， 并且根据数据信号的符号将数据识别为1或0。相反，当两个输入信号之 差的绝对值|Vin，p-Vin，nl小于参考信号的幅度|Vrefh-Vrefl|时，这两个输入 信号无条件地识别为时钟信号。如在所恢复数据和时钟信号中所示，时钟信号位于每个数据转变周 期的中间。时钟恢复电路的目的是将时钟放置在用于釆样的最理想位置，即在数据转变周期的中间，并且很明显本发明的信号构成满足这一点。 即，数据信号的周期被二等分，而时钟信号的长度被构造成与数据的长 度相同，使得在接收端为每个数据恢复时钟信号。通过该处理，可由简 单采样电路恢复接收数据信号。根据图9中所示的结构，仅当接收数据超过阈值时才改变接收数据的符号。即，仅当两个输入信号之差的绝对值IVin,p-Vin，nl大于参考信号 的幅度IVrefh-Vrefll时才根据数据的符号将值改变。与此相反，时钟可以有两种构成。首先，类似于数据，在仅当两个 输入信号之差的绝对值IVin,p-Vin，ni小于参考信号的幅度IVrefh-Vrefli时极 性改变的情况下，可在时钟信号的上升沿和下降沿两处对数据进行采样。 其次，与上述情况相反，当两个输入信号之差的绝对值IVin，p-Vin,nl大于 参考信号的幅度IVrefh-Vrefll的情况和两个输入信号之差的绝对值 |Vin,p-Vin,nl小于参考信号的幅度IVrefh-Vrefll的情况被视为时钟的转变周 期时，如图9中所示在时钟信号的上升沿对数据进行采样。尽管已经参考图9主要描述了时钟信号小于数据信号的情况，当时 钟信号的幅度大于数据信号的幅度时，也可适用将时钟信号嵌入到每个 数据信号，这对于本领域技术人员来说是容易理解的。因此，省略了对 该问题的详细描述。图IO是例示可用于图5的定时控制器和列驱动集成电路之间接口的 多电平信号传输的又一实施例的图。参考图IO，时钟信号的极性遵循先前数据的极性。即，数据n-l和 时钟具有相同的极性，并且增加时钟的一个尾部位(tail bit)，以便另外 生成与先前数据信号(数据n-l)相同的伪数据(dummy data)的信号。可通过伪数据获得足够的上升时间和下降时间。在图7情况下，取 决于先前数据的形式，增加伪数据以防止时钟被加速或延迟。因此，在 该情况下，因为去除了生成由于数据的转变和被识别为时钟信号的转变 之间的转换速率而导致的抖动的可能性，所以优点在于保证了高速传输 中的稳定操作。艮口，在图7的情况下，尽管用于生成时钟信号的过零的位置依赖于先前数据的值，优点是在图io的情况下不生成零模式相关的抖动。本发明的模式图11是例示根据本发明的第二实施方式的嵌入有时钟的面板内部显 示器的结构的图，并且图12是为了便于理解仅例示在图11的定时控制 器和列驱动集成电路之间的时钟和数据的传输结构的图。比较第一实施方式和第二实施方式，第二实施方式使用点对双点(point to couple)方案而第一实施方式使用点对点方案。因为除了第二 实施方式使用点对双点方案以外，第二实施方式与第一实施方式相同， 参考图7到IO描述的可用于定时控制器和列驱动集成电路之间接口的多 电平信号传输方法可应用于第二实施方式。然而，尽管在第一实施方式 的情况下将一个差分对(differential pair)连接到一个列驱动集成电路， 但在第二实施方式的情况下将一个差分对连接到两个列驱动集成电路 25。因此，在第二实施方式的情况下通过差分对传输的数据量增加到在 第一实施方式的情况下的数据量的两倍。在图5和11中以虚线表示从定时控制器14和15传输到列驱动集成 电路24和25的起始脉冲SP的信号线的原因是在某些情况下不使用起始 脉冲SP的信号线。具体地说，当通过差分对仅传输时钟信号CLK和图 像数据时，起始脉冲SP的信号线是必要的，而当通过差分对传输时钟信 号CLK、图像数据和包括起始脉冲SP的控制信号时，起始脉冲SP的信 号线是必要的。在该情况下，当传输时控制信号可包括在数据信号DATA 中。此外，当时钟信号的幅度大于数据信号的幅度时，可使用时钟信号 的极性发送控制信号。例如，在与预定行线路相对应的数据信号中，位 于首次传输到列驱动集成电路的数据之前的时钟信号可具有对应于1的 极性，而其它时钟信号可具有对应于0的极性。图13是例示可用于图5或图11的显示器的定时控制器的实施例的 图。根据该实施例，例示了起始脉冲通过与差分对分离的信号线传输的 情况。参考图13，定时控制器包括接收单元51、缓冲存储器52、定时控 制器电路53和发送器54。接收单元51将图像数据信号和要输入到定时控制器的接收控制信号转换为TTL (晶体管-晶体管逻辑)信号。接收控制信号例如可以是起始脉冲。要输入到定时控制器的接收信号不限于如图所示的LVDS类型 的信号，而可以是TMDS (转变最小化差分信号传输(transition minimized differential signaling))类型或其它类型的信号。TTL信号指转换为数字 的信号，并且与具有0.35V的小幅度的LVDS相反，其具有大的电压幅 度。缓冲存储器52临时存储并输出转换为TTL信号的图像数据。 定时控制器53接收转换为TTL信号的控制信号，并且生成均发送 到行驱动集成电路的起始脉冲SP一R和时钟信号CLK—R。定时控制器电 路53还生成要发送到列驱动集成电路的起始信号SP，和要在发送器54 中使用的时钟。发送器54接收从缓冲存储器52输出的图像数据和从定时控制器电 路53输出的时钟信号，并且输出要发送到每个列驱动集成电路的时钟信 号CLK和数据信号DATA。通过用于每个列驱动集成电路的差分对来传 输时钟信号CLK和数据信号DATA,并且时钟信号CLK嵌入在数据信号 DATA之间，以具有与数据信号DATA的信号幅度不同的信号幅度。发 送器54可将时钟信号嵌入每个传输数据信号，或可在每N个传输数据信 号(其中N是大于1的整数)中嵌入传输时钟信号。此外，发送器54可 通过将时钟信号的幅度设置为大于数据信号的幅度，或通过将时钟信号 的幅度设置为小于数据信号的幅度来发送。当时钟信号的幅度设置为大 于数据信号的幅度时，发送器54可将嵌入的时钟信号的极性设置为与紧 接着嵌入的时钟信号之前的数据信号的极性相同，并在紧接着嵌入的时 钟信号之后插入具有与紧接着嵌入的时钟信号之前的数据信号相同极性 的伪信号，以防止高速传输期间的抖动。此外，当时钟信号的幅度设置 为大于数据信号的幅度时，可使用时钟信号的极性发送数据信号。发送 器54包括解复用器55、串行转换器56和驱动单元57。解复用器55通过将图像数据分成用于每个列驱动集成电路的数据， 将从缓冲存储器52输出的图像数据发送到串行转换器56。当多个列驱动 集成电路连接到单个差分对时，解复用器55通过将图像数据分成用于每个列驱动集成电路的数据，将图像数据发送到串行转换器56。如图11所示，当两个列驱动集成电路连接到单个差分对时，解复用器55将对应于 这两个列驱动集成电路的图像数据发送到单个串行转换器56。串行转换器56顺序地将时钟位和从解复用器55输出的图像数据输 出到驱动单元57。例如，当使用图IO中所示的时钟尾部时，串行转换器 56输出DATAn-l、具有与DATAn-l的极性相同极性的时钟位、具有与 DATAn-l的极性相同极性的时钟尾部位(伪位)、以及DATA0。当为对应于单个像素的每个图像数据嵌入单个时钟信号时，RGB中 每一个的深度(depth)是8位，并且使用如图IO中所示的时钟尾部，每 时钟将从串行转换器56输出的包括时钟位、时钟尾部和24位图像数据 的总共26位的数据发送到驱动单元57。此外，当不使用时钟尾部位时， 针对每个时钟可将包括时钟位和24位图像数据的总共25位的信号发送 到驱动单元57，并且当使用时钟信号的极性发送数据信号时，因为不需 要单独的时钟位，所以针对每个时钟可以将24位的信号发送到驱动单元 57。此外，串行转换器56可以在每个数据位之间放置时钟位，以使得如 图9中所示可以针对每个数据来发送时钟。驱动单元57将从串行转换器56顺序输出的信号转换为要输出的差 分信号，其中时钟信号和数据信号具有不同的信号幅度。如上所述，当 接收包括时钟位、时钟尾部和24位图像数据的总共26位的信号时，时 钟位的信号被转换为具有与时钟尾部和图像数据不同的幅度，并且当接 收包括时钟位和24位图像数据的总共25位的信号时，时钟位的信号被 转换为具有与图像数据不同的幅度。此外，如上所述，当接收不包括单 独时钟位的24位的信号时，位于与时钟相对应的位置处的数据信号被转 换为具有与其它图像数据信号的幅度不同的幅度。驱动单元57可将时钟信号转换为具有比数据信号的幅度大的幅度，或者可将时钟信号转换为 具有比数据信号的幅度小的幅度。图14是例示可用于图5或图11的显示器的列驱动集成电路的实施 例的图。根据该实施例，例示了通过与差分对分离的信号线传输起始脉 冲的情况。参考图14，列驱动集成电路包括接收单元61、移位寄存器62、数据锁存器63和DAC (数模转换器)64。接收单元61从通过单个差分对传输的信号中恢复数据信号DATA和 时钟信号CLK。因为时钟信号CLK是通过嵌入在数据信号DATA之间以 具有不同的幅度来发送，所以使用信号的幅度确定所发送的信号是时钟 信号CLK还是数据信号DATA。之后，接收单元61使用恢复的时钟信号 CLK对接收数据信号DATA进行釆样。当定时控制器对每个要传输的数 据信号DATA嵌入时钟信号CLK时，时钟信号CLK可以在不改变时钟 信号CLK的频率的情况下，按原样用于对数据信号进行釆样。然而，当 定时控制器对多个要传输的数据信号DATA嵌入时钟信号CLK时，应当 使用PLL或DLL从时钟信号CLK生成信号，并且接着使用该信号进行 釆样。接收单元61包括参考电压生成器65、多电平检测器66和采样器 68。此外，接收单元61还可包括时钟恢复电路67和数据对准单元69。参考电压生成器65生成并输出差分参考信号Vrefh和Vrefl。多电平 检测器66通过将接收信号的幅度与参考电压Vrefh和Vrefl进行比较，将 时钟信号CLK和数据信号DATA从接收信号中分离出来。在定时控制器 嵌入时钟信号以具有比用于传输的数据信号更小的幅度的情况下，当接 收差分电压的绝对值IVin,p-Vin,nl大于参考电压的差IVrefh-Vrefli时，接收 信号被识别为数据，并且当接收差分电压的绝对值IVin,p-Vin,ni小于参考 电压的差IVrefh-Vrefll时，接收信号被识别为时钟。在定时控制器嵌入时 钟信号以具有比用于传输的数据信号更大的幅度的情况下，当接收差分 电压的绝对值IVin,p-Vin,nl小于参考电压的差IVrefh-Vrefll时，接收信号被 识别为数据，并且当接收差分电压的绝对值IVin,p-Vin,nl大于参考电压的 差IVrefh-Vrefll时，接收信号被识别为时钟。时钟恢复电路67从接收时钟信号CLK生成用于对数据信号进行采 样的时钟Rclk。时钟恢复电路67例如可以是PLL (锁相回路)或DLL (延迟锁定回路)，并且从具有低频的接收时钟信号CLK生成用于对数 据信号进行采样的具有高频的时钟Rdk。当接收时钟信号CLK的频率等 于数据信号的频率时，接收单元61不需要包括时钟恢复电路67，并且在 该情况下，从多电平检测器66输出的时钟信号CLK被直接输入到采样器680采样器68使用釆样用时钟Rclk对要输出的数据Rdata进行采样。此 外，采样器68可将采样的数据转换为并行数据。当R、 G、 B的每一个 具有8位的深度时，可输出24位的并行数据。当并行数据未与时间对准时，数据对准单元69是必要的，以使得改 变并行数据的时刻同时发生。移位寄存器62顺序地移位将被输出的接收起始脉冲SP。数据锁存器63根据来自移位寄存器62的信号顺序地存储从接收单 元输出的图像数据，并且接着并行地输出图像数据。例如，数据锁存器 63顺序地存储与单个行线路的一部分相对应的数据，并接着并行地输出 该数据。DAC 64将数据锁存器输出的数字信号转换为模拟信号。上述的移位寄存器62、数据锁存器63和DAC 64具有与使用常规 RSDS时的情况类似的结构。然而，尽管使用常规RSDS的列驱动集成电 路具有像素频率f的工作频率，根据本发明的列驱动集成电路具有f/N的 更低工作频率(其中N是列驱动集成电路的数量)。这便于应用循环DAC。图15是例示可用于图5或图11的显示器的定时控制器的另一实施 例的图。该实施例例示了起始脉冲通过差分对传输的情况。图15的定时 控制器类似于图13的定时控制器，区别在于起始脉冲是通过差分对来传 输。因此，描述将专注于该区别。参考图15，定时控制器包括接收单元71、缓冲存储器72、定时控 制器电路73和发送器74。定时控制器电路73接收转换为TTL信号的接 收控制信号，以生成要发送到行驱动集成电路的起始脉冲SP一R和时钟信 号CLK一R。定时控制器电路73还生成与要发送到列驱动集成电路的起 始脉冲SP和时钟信号CLK相对应的信号。发送器74接收从缓冲存储器72输出的图像数据以及从定时控制器 电路73输出的起始脉冲SP和时钟信号CLK，并且输出包括起始脉冲SP、 时钟信号CLK和数据信号DATA的控制信号。通过用于每个列驱动集成 电路的单个差分对来传输控制信号、时钟信号CLK和数据信号DATA。时钟信号CLK嵌入在数据信号DATA之间以具有不同的信号幅度，并且 使用时钟信号CLK的极性或作为数据信号DATA的一部分来发送控制信 号。发送器74包括解复用器75、串行转换器76和驱动单元77。串行转 换器76将时钟位、从解复用器75输出的图像数据、和包括起始脉冲的 控制信号顺序地输出到驱动单元77。例如，当使用类似于图IO中所示时 钟尾部的时钟尾部时，串行转换器76输出图像DATAn-l、具有与图像 DATAn-l的极性相同极性的时钟位、具有与图像DATAn-1的极性相同极 性的时钟尾部位(伪位)、和图像DATA0。当针对与单个像素相对应的 每个图像数据嵌入单个时钟信号时，RGB中每一个的深度是8位，并且 如图10中所示使用时钟尾部，每时钟将从串行转换器76输出的包括时 钟位、时钟尾部、控制位和24位图像数据的总共27位的数据发送到驱 动单元77。此外，当不使用时钟尾部位时，针对每个时钟可将包括时钟 位、控制位和24位图像数据的总共26位的信号发送到驱动单元77，并 且当使用时钟信号的极性发送控制信号时，针对每个时钟可将25位的信 号发送到驱动单元77。如上所述，当接收包括时钟位、时钟尾部、控制位和24位图像数据 的总共27位的信号时，时钟位的信号被转换为具有与时钟尾部、控制位 以及图像数据不同的幅度，并且当接收包括时钟位、控制位和24位图像 数据的总共26位的信号时，时钟位的信号被转换为具有与控制位以及图 像数据不同的幅度。此外，如上所述，当使用时钟位的极性发送控制位 时，控制位被转换为具有与图像数据不同的幅度。图16是例示可用于图5或图11的显示器的列驱动集成电路的另一 实施例的图。该实施例例示了起始脉冲通过差分对来传输的情况。图16 的列驱动集成电路类似于图14的列驱动集成电路，区别在于起始脉冲通 过差分对来传输。因此，描述将专注于该区别。参考图16，列驱动集成电路包括接收单元81、移位寄存器82、数 据锁存器83和DAC (数模转换器)84。接收单元81从通过单个差分对 传输的信号中恢复数据信号DATA和时钟信号CLK。因为包括起始脉冲的控制信号也通过差分对传输，接收单元81从时钟信号CLK的极性获得并输出控制信号，或恢复并输出作为数据信号DATA的一部分而传输 的控制信号。接收单元81包括参考电压生成器85、多电平检测器86和采样器88。 另外，接收单元81还可包括时钟恢复电路87和数据对准单元89。采样 器88使用用于采样的时钟Rclk对均要输出的数据信号Rdata和控制信号 进行采样。如上所述，可从时钟信号的极性或数据信号的一部分获得控 制信号。所获得的控制信号被发送到移位寄存器82。因为图15和16中所示的定时控制器和列驱动集成电路通过差分对 来传输例如起始脉冲的控制信号以及图像数据和时钟信号，与图13和14 中所示的定时控制器和列驱动集成电路相比，可不使用用于起始脉冲的 信号线。因此，可简化显示器的布线。图17是例示可由图14或16的列驱动集成电路使用的多电平检测器 的实施例的图。参考图17，多电平检测器包括时钟检测器91和数据检测 器92。时钟检测器91根据差分信号IN、 INB的电压VIN和VINB与参考 信号REFH和REFL的电压VREFH和VREFL的比较结果，输出具有逻 辑值为0或1的时钟。如图7中所示，在接收时钟信号的幅度大于数据 信号的幅度的情况下，当VIN大于VREFH且VINB小于VREFL或当 VINB大于VREFH且VIN小于VREFL时，时钟检测器91输出逻辑值1， 或在相反情况下，时钟检测器91输出逻辑值0。在该情况下，逻辑值l 意味着接收到高电平时钟信号，且逻辑值0意味着接收到低电平信号。 在以该方式生成时钟的情况下，当不明确接收信号是接收时钟信号还是 接收数据信号时，例如当VIN大于VREF并且VINB也大于VREFL时， 输出逻辑值0从而确定接收信号不是接收时钟信号。因此，当不明确接 收信号是接收时钟信号还是接收数据信号的情况被解释为是接收时钟信 号时，当VIN小于VREFH且VINB大于VREFL，并且VINB小于VREFH 且VIN大于VREFL时，时钟检测器91输出逻辑值0，或在相反情况下， 时钟检测器输出逻辑值l。如图8中所示，在嵌入的时钟信号的幅度小于数据信号的幅度的情况下，当VIN小于VREFH且VINB大于VREFL，并且VINB小于VREFH 且VIN大于VREFL时，时钟检测器91输出逻辑值1 ，或在相反情况下， 时钟检测器91输出逻辑值0。在该情况下，逻辑值1意味着接收了低电 平时钟信号，并且逻辑值0意味着接收了高电平信号。如上所述，当不 明确接收信号是接收时钟信号还是接收数据信号并且该情况被解释为是 接收时钟信号时，当VIN大于VREFH且VINB小于VREFL，或当VINB 大于VREFH且VIN小于VREFL时，输出逻辑值0，或在相反情况下， 时钟检测器91输出逻辑值1。因为对本领域技术人员来说明显的是，从 图7和图8之一的时钟检测器的结构可预期其它时钟检测器的结构，描 述将专注于如下的情况，其中当VIN大于VREFH且VINB小于VREFL 或当VINB大于VREFH且VIN小于VREFL时输出逻辑值1 ，或在相反 情况下，输出逻辑值O。如所示，时钟检测器91可包括第一比较器93和第二比较器94。当 VIN大于VREFH且VINB小于VREFL时第一比较器93输出逻辑值1 ， 或在相反情况下，输出逻辑值0 。当VINB大于VREFH且VIN小于VREFL 时第二比较器94输出逻辑值1，或在相反情况下，输出逻辑值0。执行 OR操作的运算单元95接收第一比较器93和第二比较器94二者的输出， 执行OR操作并输出其结果。当VIN大于VREFH且VINB小于VREFL 时第一比较器93输出逻辑值0，或在相反情况下，输出逻辑值l，并且 当VINB大于VREFH且VIN小于VREFL时第二比较器94输出逻辑值 0，或在相反情况下，输出逻辑值l，可使用AND或NAND操作符作为 运算单元95。数据检测器92对从定时控制器接收的差分输入信号IN和INB的电 压VIN和VINB进行比较，以根据比较结果输出具有逻辑值为0或1的 数据。即，数据检测器输出差分输入信号IN和INB的符号。根据该实施 方式，当VIN大于VINB时输出逻辑值l，并且当VIN小于VINB时输 出逻辑值O。如所示，可使用第三比较器96具体实现数据检测器92。图18是例示图17的第三比较器的实施例的图。参考图18，第三比较器96包括电流源CS11、第一晶体管Mll、第 二晶体管M12、第一负载Lll、和第二负载L12。电流源CS11连接到第 一晶体管Mil和第二晶体管M12 二者的源极，使得预定电流在其之间流 过。电流源CS11可以按各种方式具体实现，例如通过使用具有施加到其 栅极的预定电压的晶体管。第一晶体管Mll连接在第一负载Lll和电流 源CS11之间以使得根据第一接收信号IN在第一负载Ll 1和电流源CS11 之间形成电流通路。第二晶体管M12连接在第二负载L12和电流源CS11 之间以使得根据第二接收信号INB在第二负载L12和电流源CS11之间 形成电流通路。电源电压施加到第一负载Lll的一端，并且另一端连接 到第一晶体管Mll的漏极。电源电压施加到第二负载L12的一端，并且 另一端连接到第二晶体管M12的漏极。在第一负载Lll和第二负载L12 处根据流过的电流出现电压降。如所示，可以按各种方式(例如通过晶 体管)具体实现第一负载L11和第二负载L12。如所示，因为当第一接收信号IN的电压大于第二接收信号INB的 电压时，在第一晶体管Mil处形成电流通路而在第二晶体管M12处不形 成电流通路，在第二负载L12处不出现电压降。因此，在该情况下，输 出D—OUT具有逻辑值为1的高电平电压。类似地，当第一接收信号IN 的电压小于第二接收信号INB的电压时，输出D—OUT具有逻辑值为0 的低电平电压。图19是例示图17的第一比较器和第二比较器的实施例的图。 参考图19，第一比较器93包括第一电流源CS21、第二电流源CS22、 第一至第四晶体管M21、 M22、 M23和M24、第一负载L21以及第二负 载L22。第一电流源CS21连接到第一晶体管M21和第二晶体管M22 二 者的源极，以使得预定电流在其之间流过。第二电流源CS21连接到第三 晶体管M23和第四晶体管M24 二者的源极，以使得预定电流在其之间流 过。第一晶体管M21连接在第一负载L21和第一电流源CS21之间，以 使得根据施加到其栅极的第一接收信号IN在第一负载L21和第一电流源 CS21之间形成电流通路。第二晶体管M22连接在第二负载L22和第一 电流源CS21之间，以使得根据施加到其栅极的第一参考信号REFH在第二负载L22和第一电流源CS21之间形成电流通路。第三晶体管M23连 接在第二负载L22和第二电流源CS22之间，以使得根据施加到其栅极的 第二参考信号INB在第二负载L22和第二电流源CS22之间形成电流通 路。第四晶体管M24连接在第一负载L21和第二电流源CS22之间，以 使得根据施加到其栅极的第二参考信号REFL在第一负载L22和第二电 流源CS22之间形成电流通路。电源电压施加到第一负载L21的一端，并 且另一端连接到第一晶体管M21和第四晶体管M24 二者的漏极。电源电 压施加到第二负载L22的一端，并且另一端连接到第二晶体管M22和第 三晶体管M23 二者的漏极。如所示，因为当第一接收信号IN的电压大于第一参考信号REFH的 电压且第二接收信号INB的电压小于第二参考信号REFL的电压时，在 第二晶体管M22和第三晶体管M23处不形成电流通路，所以在第二负载 L22处不出现电压降。因此，在该情况下，输出C一OUT具有逻辑值为1 的高电平电压。因为在其它情况下在第二晶体管M22和第三晶体管M23 中至少一个处形成电流通路，所以在第二负载L22处出现电压降。因此， 输出C—OUT具有逻辑值为0的低电平电压。第二比较器94包括第三电流源CS23和第四电流源CS24、第五至第 八晶体管M25、 M26、 M27和M28、第三负载L23以及第四负载L24。 第二比较器的构成类似于第一比较器，区别在于交换了通过其输入第一 接收信号IN和第二接收信号INB的端子。因此，省略了详细描述。根据第二比较器，当第二接收信号INB的电压大于第一参考信号 REFH的电压且第一接收信号IN的电压小于第二参考信号REFL的电压 时，输出C—OUT是具有逻辑值1的高电平电压。否则，输出C一OUT是 具有逻辑值0的低电平电压。通过具有图17至19中所示的结构中的一个，包括在列驱动集成电 路中的多电平检测器可检测并输出数据和时钟。然而，当存在如图20中 所示的共模时，具有该构成的多电平检测器可能发生故障。具体地说，如图20中所示，因为接收信号的共模电压VCM与参考 信号的电压VREFH和VREFL的平均值(即在第一周期Pl期间的参考信号的共模电压)一致，在嵌入有时钟信号的周期Cl期间的接收信号中，具有更高电压的信号比VREFH更高，并且具有更低电压的信号比VREFL 更低。因此，在嵌入有时钟信号的周期C1期间时钟输出C—OUT具有逻 辑值1，并且在周期Pl中除了周期Cl之外的周期期间时钟输出C—OUT 具有逻辑值0。然而，因为在第二周期P2期间接收信号的共模电压VCM比参考信 号的电压VREFH和VREFL的平均值高得多，在嵌入有时钟信号的周期 C2期间的接收信号中，具有更高电压的信号比VREFH更高，而与第一 周期相反，具有更低电压的信号比VREFL更高。在该情况下，图19的 比较器不能将接收信号识别为时钟信号，使得时钟输出C—OUT具有逻辑 值0。因此，图17至19中所示的多电平检测器的缺点在于不能检测出嵌入到接收信号中的时钟信号。图21是例示可由图14或16的列驱动集成电路使用的多电平检测器 的另一实施例的图，其中即使在接收信号具有共模时，即当接收信号的 共模的电压不与参考信号的共模同时发生时，多电平检测器也不会出现 故障。参考图21，多电平检测器包括第一共模移除电路97、时钟检测器 91和数据检测器92。第一共模移除电路97移除接收信号IN和INB 二者的共模。"移除 共模"不仅指输出信号INO、 INOB的共模电压为0，还指输出信号INO、 INOB的共模电压具有依赖于第一共模移除电路97的唯一值。因此，第 一共模移除电路97接收信号IN和INB以输出具有预定共模电压的差分 信号INO和INOB。可使用差分放大器98具体实现第一共模移除电路97。 然而，当差分放大器98的增益过大时，输出信号INO和INOB收敛到电 压源的电压，使得不能区分时钟信号和数据信号。因此，应当注意差分 放大器98具有适当的增益。时钟检测器91的构成与图17中所示的时钟检测器的构成相同。然 而，图17的时钟检测器接收信号IN和INB，而图21的时钟检测器91 接收第一共模移除电路97的输出信号INO和INOB。图21的时钟检测器91的优点在于，即使接收信号IN和INB具有共模时，通过接收移除了接收信号IN和INB 二者的共模的输出信号INO、 INOB，图21的时钟 检测器91也无错误地操作。数据检测器92的构成与图17中所示的数据检测器的构成相同。然 而，数据检测器92的输入可以是如图21中所示的第一共模移除电路97 的输出信号INO和INOB，或如图17中所示的接收信号IN和INB。图22是例示图21的第一共模移除电路的实施例的图。尽管可以按 图22中所示方式具体实现第一共模移除电路，但可使用图18中所示的 放大器具体实现第一共模移除电路。然而，因为第一共模移除电路是差 分放大器，第一共模移除电路的区别在于INOB通过第一晶体管Mll的 漏极来输出，而INO通过第二晶体管M12的漏极来输出。此外，与图 18中所示的放大器相比，第一共模移除电路需要更低的增益，因为当增 益大时输出信号可以收敛到电压源的电压。参考图22，第一共模移除电路包括第一电流源CS31和第二电流源 CS32、第一晶体管M31和第二晶体管M32、以及第一至第五负载L31、 L32、 U3、 L34禾卩U5。第一电流源CS31连接到第一晶体管M31的源极，并且第二电流源 CS32连接到第二晶体管M32的源极。可以按各种方式具体实现第一电流 源CS31和第二电流源CS32，例如通过具有施加到其栅极的预定电压的 晶体管。第一晶体管M31连接在第一负载L31和电流源CS31之间以使得根 据施加到其栅极的第一接收信号IN在第一负载L31和第一电流源CS31 之间形成电流通路。第二晶体管M32连接在第二负载L32和第二电流源 CS32之间以使得根据施加到其栅极的第二接收信号INB在第二负载L32 和第二电流源CS32之间形成电流通路。电源电压施加到第一负载L31的一端，并且另一端连接到第一晶体 管M31的漏极。电源电压施加到第二负载L32的一端，并且另一端连接 到第二晶体管M32的漏极。在第一负载L31和第二负载L32处根据流过 的电流出现电压降。如所示，可以按各种方式具体实现第一负载L31和第二负载L32，例如通过其栅极互连的晶体管M33和M34。第三负载L33连接在第一晶体管M31和第二晶体管M32 二者的源 极之间，以增加差分放大器的线性。第四负载L34连接在第三晶体管M33的漏极和栅极之间，并且第五 负载L35连接在第四晶体管M34的漏极和栅极之间。第四负载L34和第 五负载L35是负载电阻器并且通过共模反馈执行改善共模抑制比的功能。图23是例示可由图14或16的列驱动集成电路使用的多电平检测器 的另一实施例的图，其中例示了移除参考信号以及接收信号的二者的共 模且接着检测时钟信号的多电平检测器。参考图23，多电平检测器包括第一共模移除电路97、第二共模移除 电路99、时钟检测器91和数据检测器92。第一共模移除电路97的功能 和操作与图21的第一共模移除电路相同。因此，省略了详细描述。第二共模移除电路99移除参考信号REFH和REFL的共模。包括在 第二共模移除电路99中的差分放大器100的构成与包括在第一共模移除 电路97中的差分放大器98的构成相同。优选地，第一共模移除电路97 和第二共模移除电路99的长宽比、负载的电流-电压特性和电流源的电流 值均相同。时钟检测器91的构成与图21中所示的时钟检测器的构成是相同的。 然而，图21的时钟检测器接收参考信号REFH和REFL，而图23的时钟 检测器91接收第二共模移除电路99的输出信号REFOH和REFOL。数据检测器92的构成与图21中所示的时钟检测器的构成相同。根据图23的多电平检测器，需要第二共模移除电路99的原因是， 不使用第二共模移除电路99难以将参考信号的共模电压与第一共模移除 电路的输出INO和INOB的共模电压相匹配，因为第一共模移除电路的 输出INO和INOB的共模电压可能根据施加到电流源的电流、电压源的 电压或处理条件而改变。因此，图23的多电平检测器优于图21的多电 平检测器，因为可以使得接收信号IN和聽以及参考信号REFH和REFL 的共模彼此更加一致。工业适用性根据以上描述，本发明的显示板包括其中可使用本发明的各种显示板，例如TFT-LCD (TFT液晶显示器)、STN-LCD、 Ch-LCD、 FLCD (铁 电液晶显示器)、PDP (等离子体显示板)、OELD (有机电致发光显示器) 禾卩FED。尽管本发明的描述专注于单个差分对连接在定时控制器和列驱动集 成电路之间的构成，但本发明的范围不排除两个或多个差分对连接在定 时控制器和列驱动集成电路之间的构成。尽管本发明的描述专注于图17、 21和22中所示的、用于使用其中 嵌入有时钟信号的多电平信号传输来检测显示器中的多电平的多电平检 测器，但多电平检测器的使用不限于此。即，图17、 21和22中所示的 多电平检测器可用于普通多电平信号传输以及其中嵌入有时钟信号的多 电平信号传输。尽管已经参考本发明的优选实施方式和附图具体地示出和描述了本 发明，但本领域技术人员将会理解，在不脱离所附权利要求定义的本发明的精神和范围的情况下，可在形式上和细节上实现各种变化。
权利要求
1.一种多电平检测器，该多电平检测器包括第一共模移除电路，用于接收包括第一信号和第二信号的第一差分多电平信号，并输出包括第三信号和第四信号的第二差分多电平信号，其中通过移除所述第一差分多电平信号的共模生成所述第二差分多电平信号；第一比较器，用于接收所述第二差分多电平信号以及包括第一参考信号和具有比所述第一参考信号的电压值更低电压值的第二参考信号的差分参考信号，并根据所述第三信号的电压和所述第一参考信号的电压二者的比较结果，以及根据所述第四信号的电压和所述第二参考信号的电压二者的比较结果，输出两个逻辑值中的一个；第二比较器，用于接收所述第二差分多电平信号和所述差分参考信号，并根据所述第四信号的所述电压和所述第一参考信号的所述电压二者的比较结果，以及根据所述第三信号的所述电压和所述第二参考信号的所述电压二者的比较结果，输出所述两个逻辑值中的一个；以及运算单元，用于输出多电平检测结果，其中所述多电平检测结果是所述第一比较器和所述第二比较器二者的输出的逻辑运算的结果。
2. 根据权利要求l所述的多电平检测器，其中所述第一共模移除电 路包括第一晶体管，用于通过其栅极接收所述第一信号并用于通过其漏极 输出所述第四信号；第二晶体管，用于通过其栅极接收所述第二信号并用于通过其漏极输出所述第三信号；电流源，其连接到所述第一晶体管和所述第二晶体管二者的源极； 第一负载，其连接在电压源和所述第一晶体管的所述漏极之间；以及第二负载，其连接在所述第二晶体管的所述漏极和所述电压源之间。
3. 根据权利要求l所述的多电平检测器，其中所述第一共模移除电路包括第一晶体管，用于通过其栅极接收所述第一信号并用于通过其漏极 输出所述第四信号；第二晶体管，用于通过其栅极接收所述第二信号并用于通过其漏极输出所述第三信号；第一电流源，其连接到所述第一晶体管的源极；第二电流源，其连接到所述第二晶体管的源极；第一负载，其连接在电压源和所述第一晶体管的所述漏极之间；第二负载，其连接在所述第二晶体管的所述漏极和所述电压源之间；以及第三负载，其连接在所述第一晶体管和所述第二晶体管二者的所述 源极之间。
4. 根据权利要求l所述的多电平检测器，其中所述第一共模移除电 路包括第一晶体管，用于通过其栅极接收所述第一信号并用于通过其漏极 输出所述第四信号；第二晶体管，用于通过其栅极接收所述第二信号并用于通过其漏极 输出所述第三信号；第一电流源，其连接到所述第一晶体管的源极；第二电流源，其连接到所述第二晶体管的源极；第三晶体管，其连接在电压源和所述第一晶体管的所述漏极之间；第四晶体管，其连接在所述第二晶体管的所述漏极和所述电压源之 间，其栅极连接到所述第三晶体管的栅极；第三负载，其连接在所述第一晶体管和所述第二晶体管二者的所述 源极之间；第四负载，其连接在所述第三晶体管的漏极和栅极之间；以及 第五负载，其连接在所述第四晶体管的漏极和栅极之间。
5. 根据权利要求l所述的多电平检测器，其中当所述第三信号的所 述电压高于所述第一参考信号的所述电压且所述第四信号的所述电压低于所述第二参考信号的所述电压时，所述第一比较器输出所述两个逻辑 值中的第一逻辑值，或在相反情况下，输出所述两个逻辑值中的第二逻 辑值，并且其中当所述第四信号的所述电压高于所述第一参考信号的所述电压 且所述第三信号的所述电压低于所述第二参考信号的所述电压时，所述第 二比较器输出所述第一逻辑值，或在相反情况下，输出所述第二逻辑值。
6. 根据权利要求5所述的多电平检测器，其中当所述第一比较器和 所述第二比较器中的至少一个输出所述第一逻辑值时，所述运算单元输 出表示高电平的所述多电平检测结果，否则输出表示低电平的所述多电 平检测结果。
7. 根据权利要求l所述的多电平检测器，其中当所述第三信号的所述电压低于所述第一参考信号的所述电压且所述第四信号的所述电压高 于所述第二参考信号的所述电压时，所述第一比较器输出所述两个逻辑 值中的第一逻辑值，否则输出所述两个逻辑值中的第二逻辑值，并且其中当所述第四信号的所述电压低于所述第一参考信号的所述电压 且所述第三信号的所述电压高于所述第二参考信号的所述电压时，所述 第二比较器输出所述第一逻辑值，否则输出所述第二逻辑值。
8. 根据权利要求7所述的多电平检测器，其中当所述第一比较器和 所述第二比较器输出所述第一逻辑值时，所述运算单元输出表示低电平 的所述多电平检测结果，否则输出表示高电平的所述多电平检测结果。
9. 根据权利要求l所述的多电平检测器，所述多电平检测器还包括 第二共模移除电路，该第二共模移除电路用于接收所述第二差分参考信 号并用于输出通过移除所述第二差分参考信号的共模而生成的所述第一 差分参考信号。
10. 根据权利要求9所述的多电平检测器，其中所述第二共模移除 电路的构成与所述第一共模移除电路的构成相同。
11. 根据权利要求1所述的多电平检测器，该多电平检测器还包括 第三比较器，该第三比较器用于根据所述第一信号的电压和所述第二信 号的电压二者的比较结果输出具有所述两个逻辑值的符号检测结果。
12. 根据权利要求1所述的多电平检测器，该多电平检测器还包括 第三比较器，该第三比较器用于根据所述第三信号的所述电压和所述第 四信号的所述电压二者的比较结果输出具有所述两个逻辑值的符号检测 结果。
13. —种多电平检测方法，该方法包括以下步骤(a) 将接收差分多电平信号的共模移除；以及(b) 输出第一差分参考信号的电压和移除了所述共模的所述接收差 分多电平信号之间的比较结果。
14. 根据权利要求13所述的方法，该方法还包括步骤(c):通过移除第二差分参考信号的共模形成所述第一差分参考信号。
15. 根据权利要求13所述的方法，该方法还包括步骤(d):输出所述接收差分多电平信号的符号或移除了所述共模的所述接收差分多电平 信号的符号。
16. 根据权利要求15所述的方法，其中，在所述步骤(b)中，当 VINO大于VREFH且VINOB小于VREFL，或VINOB大于VREFH且 VINO小于VREFL时，输出表示所述接收差分多电平信号是高电平信号 的逻辑值，或在相反情况下，输出表示所述接收差分多电平信号是低电 平信号的逻辑值，其中VINO和VINOB是移除了所述共模的所述接收差 分多电平信号的电压，并且VREFH和VREFL分别是所述第一差分参考 信号的高电压和低电压。
17. 根据权利要求15所述的方法，其中，在步骤(b)中，当VINO 小于VREFH且VINOB大于VREFL ，并且VINOB小于VREFH且VINO 大于VREFL时，输出表示所述接收差分多电平信号是低电平信号的逻辑 值，或在相反情况下，输出表示所述接收差分多电平信号是高电平信号 的逻辑值，其中VINO和VINOB是移除了所述共模的所述接收差分多电 平信号的电压，并且VREFH和VREFL分别是所述第一差分参考信号的 高电压和低电压。
18. —种包括移位寄存器、数据锁存器和DAC的列驱动集成电路， 该集成电路还包括第一共模移除电路，用于输出通过移除由第一信号和第二信号组成 的接收差分信号的共模而生成的差分信号，所述差分信号由第三信号和 第四信号组成；数据检测单元，用于输出与所述接收差分信号的符号或与所述差分信号的符号相对应的接收数据信号；时钟检测单元，用于将接收时钟信号输出，其中所述接收时钟信号 是所述差分信号和第一差分参考信号二者的电压之间的比较结果，所述 第一差分参考信号由第一参考信号和具有比所述第一参考信号的电压更 低电压的第二参考信号组成；以及采样器，用于使用所述接收时钟信号对所述接收数据信号进行采样， 以将采样结果发送到所述移位寄存器。
19. 根据权利要求18所述的列驱动集成电路，其中所述第一共模移 除电路包括差分放大器。
20. 根据权利要求18所述的列驱动集成电路，其中所述第一共模移 除电路包括第一晶体管，用于通过其栅极接收所述第一信号并用于通过其漏极 输出所述第四信号；第二晶体管，用于通过其栅极接收所述第二信号并用于通过其漏极 输出所述第三信号；电流源，其连接到所述第一晶体管和所述第二晶体管二者的源极；第一负载，其连接在电压源和所述第一晶体管的所述漏极之间；以及第二负载，其连接在所述第二晶体管的所述漏极和所述电压源之间。
21. 根据权利要求18所述的列驱动集成电路，其中所述第一共模移 除电路包括第一晶体管，用于通过其栅极接收所述第一信号并用于通过其漏极输出所述第四信号；第二晶体管，用于通过其栅极接收所述第二信号并用于通过其漏极输出所述第三信号；第一电流源，其连接到所述第一晶体管的源极；第二电流源，其连接到所述第二晶体管的源极；第一负载，其连接在电压源和所述第一晶体管的所述漏极之间；第二负载，其连接在所述第二晶体管的所述漏极和所述电压源之间；以及第三负载，其连接在所述第一晶体管和所述第二晶体管二者的所述 源极之间。
22. 根据权利要求18所述的列驱动集成电路，其中所述第一共模移 除电路包括第一晶体管，用于通过其栅极接收所述第一信号并用于通过其漏极 输出所述第四信号；第二晶体管，用于通过其栅极接收所述第二信号并用于通过其漏极 输出所述第三信号；第一电流源，其连接到所述第一晶体管的源极；第二电流源，其连接到所述第二晶体管的源极；第三晶体管，其连接在电压源和所述第一晶体管的所述漏极之间；第四晶体管，其连接在所述第二晶体管的所述漏极和所述电压源之间，其栅极连接到所述第三晶体管的栅极；第三负载，其连接在所述第一晶体管和所述第二晶体管二者的所述 源极之间；第四负载，其连接在所述第三晶体管的漏极和所述栅极之间；以及 第五负载，其连接在所述第四晶体管的漏极和所述栅极之间。
23. 根据权利要求18所述的列驱动集成电路，其中 当所述第三信号的电压高于所述第一参考信号的所述电压且所述第四信号的电压低于所述第二参考信号的所述电压时，或者当所述第四信 号的所述电压高于所述第一参考信号的所述电压且所述第三信号的所述 电压低于所述第二参考信号的所述电压时，所述时钟检测单元输出两个 逻辑值中的第一逻辑值，或在相反情况下，输出所述两个逻辑值中的第 二逻辑值。
24. 根据权利要求18所述的列驱动集成电路，其中当所述第三信号的电压低于所述第一参考信号的所述电压且所述第 四信号的电压高于所述第二参考信号的所述电压，并且所述第四信号的 所述电压低于所述第一参考信号的所述电压且所述第三信号的所述电压 高于所述第二参考信号的所述电压时，所述时钟检测单元输出两个逻辑 值中的第一逻辑值，或在相反情况下，输出所述两个逻辑值中的第二逻 辑值。
25. 根据权利要求18所述的列驱动集成电路，其中所述时钟检测单元包括第一比较器，用于根据所述第三信号的电压和所述第一参考信号的 所述电压二者的比较结果并根据所述第四信号的电压和所述第二参考信号的电压二者的比较结果，输出两个逻辑值中的一个；第二比较器，用于根据所述第四信号的所述电压和所述第一参考信 号的所述电压二者的比较结果并根据所述第三信号的所述电压和所述第 二参考信号的所述电压二者的比较结果，输出所述两个逻辑值中的一个； 以及运算单元，用于输出所述时钟信号，其中所述时钟信号是所述第一 比较器和所述第二比较器二者的输出的逻辑运算的结果。
26. 根据权利要求18所述的列驱动集成电路，该集成电路还包括第 二共模移除电路，该第二共模移除电路用于输出通过移除第二差分参考 信号的共模生成的所述第一差分参考信号。
27. 根据权利要求26所述的列驱动集成电路，其中所述第二共模移除电路的构成与所述第一共模移除电路的构成相同。
28. 根据权利要求18所述的列驱动集成电路，该集成电路还包括时 钟恢复电路，该时钟恢复电路用于提高所述接收时钟信号的频率，从而 使得所述采样器以所述提高的频率进行采样。
29. —种显示器，该显示器包括定时控制器、多个列驱动集成电路、 至少一个行驱动集成电路、以及显示板，其中所述多个列驱动集成电路 包括根据权利要求18所述的列驱动集成电路。
全文摘要
本发明涉及显示器、列驱动集成电路、和多电平检测器，以及多电平检测方法，并且更具体地，涉及通过从接收多电平信号中移除共模来减少误差的可能性的多电平检测器、多电平检测方法、显示器和列驱动集成电路。本发明提供了一种多电平检测器，该多电平检测器包括用于移除差分多电平信号的共模的共模移除电路，以及用于使用移除了共模的差分多电平信号检测多电平的第一比较器和第二比较器。本发明还提供了包括该多电平检测器的显示器和列驱动集成电路。
文档编号G09G3/20GK101273395SQ200580051653
公开日2008年9月24日 申请日期2005年11月3日 优先权日2005年9月23日
发明者李龙宰 申请人:安纳帕斯股份有限公司