显示面板驱动电路和显示装置的制作方法

专利名称：显示面板驱动电路和显示装置的制作方法
技术领域：
本发明涉及设置于显示装置中的源极驱动器(尤其是数字驱动器)。
背景技术：
专利文献1报道了用于显示装置的数字驱动器的一个结构例。该结构示于图17 中。图17所述的数字驱动器，是对显示面板的每个数据信号线(Si……)设置具备多个第 一 (1st)锁存电路LATl和多个第二(2nd)锁存电路LAT2的电路块。在该结构中，各电路块利用来自移位寄存器DEF的脉冲(1st锁存脉冲)，从DO D2取得应提供给对应的1个数据信号线的3比特数据，利用来自LP线的脉冲Ond锁存脉 冲)，将上述3比特数据进行DA变换，向各数据信号线(Si、S2……)作为模拟信号电位输 出ο另外，专利文献1中报道了数字驱动器的其他结构例。该结构示于图18。图18所 述的数字驱动器，是对显示面板的每4个数据信号线(Si S4、S5 S8……)设置具备多 个第一(1st)锁存电路LATl和多个第二(2nd)锁存电路LAT2的电路块。该结构将1个水平期间(第1 第4期间)分成4份，4个数据信号线公用1个电 路块。亦即，在第1期间，各电路块利用来自移位寄存器DEF的脉冲(1st锁存脉冲)，从 DO D2取得应提供给对应的数据信号线(S1、S5……)的3比特数据，利用来自LPa · LPb 线的脉冲Ond锁存脉冲)，将上述3比特数据进行DA变换，向各数据信号线(Si、S5……) 作为模拟信号电位输出。接着在第2期间，各电路块利用来自移位寄存器DEF的脉冲(1st 锁存脉冲)，从DO D2取得应提供给对应的数据信号线(S2、S6……)的3比特数据，利用 来自LPa化此线的脉冲Ond锁存脉冲)，将上述3比特数据进行DA变换，向各数据信号线 (S2、S6……)作为模拟信号电位输出。如此进行，直到第4期间。专利文献1 日本国公开专利公报《特开2003-58133号公报(
公开日2003年2 月观日)》

发明内容
但是，图17所述的结构中，由于必须具备与数据信号线数(电路块数)X数据比 特数相等数量的1st锁存电路(LATl)、和与1st锁存电路相同数量的2nd锁存电路(LAT2)， 因此存在连接1st锁存电路和2nd锁存电路的布线也会增多、驱动器大型化的问题。尤其 是在单片电路上形成驱动器和显示面板时，因为布线难以实现多层化，布线数的增加会对 驱动器尺寸产生很大的影响。图19表示该数字驱动器的电路布置的一个例子。如该图中 所示，如果输入信号为R · G · B各6比特，则在电路块之间必须配置18个连接1st锁存电路和2nd锁存电路的布线，因此驱动器的横向宽度变大。另外，如果为使该横向宽度变小， 而使得1st锁存电路的长边方向与纵向一致(纵向排列1st锁存电路)，纵向长度就会变长。另外，图18所述的结构中，能够减少电路块数，但另一方面还存在以下问题，亦 即，为了将ι个水平期间分成4份，必须进行数据的重新排列，为此必须备有数据重新排列 用的外部存储器和运算电路。本发明是鉴于上述问题所做的，其目的在于，不需要外部存储器和运算电路而实 现驱动器(显示面板驱动电路)的小型化。本发明的显示面板驱动电路，具有多个在行方向上排列的电路块，其中，在每一个 电路块中具有前级电路和后级电路，前级电路输出的信号被传输到后级电路，该显示面板 驱动电路的特征在于，在各电路块中前级电路和后级电路在列方向上排列，在互相相邻的 两个电路块之间，设置与这两个电路块可分别连接的块间公用布线，这两个电路块各自的 上述信号，通过上述块间公用布线分时传输。换言之，是包含前级电路和后级电路的电路块 在行方向上多个排列、在属于同一电路块的前级电路和后级电路之间进行信号传输的显示 面板驱动电路，其特征在于，在各电路块中前级电路和后级电路在列方向上排列，同时对每 2个电路块设置块间公用布线，上述2个电路块中的一个的上述信号传输、与上述2个电路 块中的另一个的上述信号传输，是利用上述块间公用布线在不同时刻进行的。还有，所谓行 方向是行的延伸方向(横向)，所谓列方向是列的延伸方向(纵向)。这样，因为相邻2个电路块分时进行信号传输，公用用于该传输的布线，所以能够 减少显示面板驱动电路内的布线数。由此，能够实现显示面板驱动电路的小型化。本显示面板驱动电路中，也能够是上述前级电路具有在列方向上排列的多个前级 锁存电路，上述后级电路具有与各前级锁存电路对应的后级锁存电路，上述块间公用布线 具有沿列方向延伸的多个传输布线，分别属于上述2个电路块的、在行方向上相邻的2个前 级锁存电路(属于上述2个电路块中的一个的前级锁存电路、和与之在行方向上相邻的属 于这2个电路块中的另一个的前级锁存电路)，通过同一传输布线分时传输信号。从而，对 数字驱动器形成合适的结构。本显示面板驱动电路也能够采用以下结构，亦即，在上述2个前级锁存电路之间， 配置沿行方向延伸的输出布线，该输出布线与上述同一传输布线连接，该传输布线与上述2 个前级锁存电路各自的输出能够通过输出布线连接。从而，能够简化相邻2个电路块之间 的连接关系(行方向的布线)。本显示面板驱动电路也能够采用以下结构，亦即，在上述2个电路块之间，配置沿 列方向延伸的多个数据布线，上述2个前级锁存电路各自的输入通过沿行方向延伸的输入 布线互相连接，同时该输入布线与任意1个数据号布线连接。从而，能够简化相邻2个电路 块间的连接关系(行方向的布线)。本显示面板驱动电路能够采用以下结构，亦即，上述数据布线的数量与上述传输 布线的数量相等，在各数据布线的延长线上设置1个传输布线。从而，能够缩小电路的行方 向的宽度。本显示面板驱动电路中，为了减少电路块间的布线数，能够使上述前级锁存电路 的行方向的宽度大于其列方向的宽度。从而，能够缩小电路的行方向的宽度。
本显示面板驱动电路能够采用以下结构，亦即，沿行方向延伸的高电位侧电源线 和沿行方向延伸的低电位侧电源线交替配置，各前级锁存电路在相邻的高电位侧电源线和 低电位侧电源线之间配置。这种情况下，各电路块中在列方向上相邻的2个前级锁存电路 各自的结构也能够采用以下结构，亦即，以沿行方向的线为轴互相为线对称，在相邻的2个 前级锁存电路间公用1个高电位侧电源线，同时在相邻的2个前级锁存电路间公用1个低 电位侧电源线。从而，能够减少电源线的数量，能够缩小电路的列方向的宽度。上述显示面板驱动电路能够采用以下结构，亦即，显示面板的对每一像素写入的 视频数据从前级电路传输给后级电路，传输布线的数量与对每一像素写入的视频数据的总 比特数相等。一种显示面板驱动电路，具有多个在行方向上排列的电路块，其中，在每一个电路 块中具有多个前级信号电路和多个后级信号电路，所述多个后级信号电路分别对应于所述 多个前级信号电路，前级信号电路输出的信号被传输到所对应的后级信号电路，该显示面 板驱动电路的特征在于，各电路块内前级信号电路在列方向上排列，对各电路块设置能够 与其所属的所有前级信号电路连接的块内公用布线，来自各前级信号电路的上述信号通过 上述块内公用布线分时传输。这样，因为分时进行电路块内的信号传输，公用用于该传输的布线，因此能够减少 显示面板驱动电路内的布线数量。从而，能够实现显示面板驱动电路的小型化。上述显示面板驱动电路能够采用以下结构，亦即，前级信号电路具有在列方向上 排列的多个前级锁存电路，后级信号电路具有与各前级锁存电路对应的后级锁存电路，上 述块内公用布线具有在列方向上延伸的多个传输布线，这些多个传输布线分别能够与各前 级信号电路具有的前级锁存电路中的任意1个连接。上述显示面板驱动电路能够采用以下结构，亦即，与各前级锁存电路相对应，配置 沿行方向延伸的输出布线，各前级锁存电路的输出，能够通过对应的输出布线与对应的传 输布线连接。上述显示面板驱动电路能够采用以下结构，亦即，配置沿行方向延伸的多个数据 布线，各前级锁存电路与上述数据布线中的任意1个连接。上述显示面板驱动电路能够采 用以下结构，亦即，在行方向上延伸的高电位侧电源线和在行方向上延伸的低电位侧电源 线交替配置，各前级锁存电路在相邻的高电位侧电源线和低电位侧电源线之间配置。上述显示面板驱动电路能够采用以下结构，亦即，各电路块中在列方向上相邻的2 个前级锁存电路各自的结构以沿行方向的线为轴互相为线对称，在相邻的2个前级锁存电 路间公用1个高电位侧电源线，同时在相邻的2个前级锁存电路间公用1个低电位侧电源 线。上述显示面板驱动电路能够采用以下结构，亦即，上述前级锁存电路的行方向的 宽度比列方向的宽度大。上述显示面板驱动电路能够采用以下结构，亦即，显示面板的对每一子像素写入 的视频数据从前级信号电路传输给后级信号电路，传输布线的数量与对每一子像素写入的 视频数据的总比特数相等。本发明的显示面板驱动电路，具有多个在行方向上排列的电路块，其中，在每一个 电路块中具有多个前级信号电路、多个后级信号电路和一个信号经由电路，所述多个后级信号电路分别对应于所述多个前级信号电路，各后级信号电路输出的信号被传输到所述信 号经由电路，该显示面板驱动电路的特征在于，各电路块内后级信号电路在列方向上排列， 对各电路块设置能够与其所属的所有后级信号电路连接的信号间公用布线，来自各后级信 号电路的信号通过上述信号间公用布线分时传输。上述显示面板驱动电路能够采用以下结构，亦即，在各电路块中，前级信号电路与 对应的后级信号电路在行方向上相邻排列且互相连接。上述显示面板驱动电路能够采用以下结构，亦即，上述前级信号电路具有在列方 向上排列的多个前级锁存电路，上述后级信号电路具有与各前级锁存电路对应的后级锁存 电路，上述信号间公用布线具有沿列方向延伸的多个中继布线，多个中继布线分别能够与 各后级信号电路具有的后级锁存电路中的任意1个连接。上述显示面板驱动电路能够采用以下结构，亦即，与各后级锁存电路相对应，配置 沿行方向延伸的输出布线，各后级锁存电路的输出，能够通过对应的输出布线与对应的中 继布线连接。上述显示面板驱动电路能够采用以下结构，亦即，配置沿行方向延伸的多个数据 布线，各前级锁存电路与上述数据布线中的任意1个连接。上述显示面板驱动电路能够采用以下结构，亦即，沿行方向延伸的高电位侧电源 线和沿行方向延伸的低电位侧电源线交替配置，各前级锁存电路和相应的后级锁存电路在 行方向上相邻排列且相互连接，上述前级锁存电路和相应的后级锁存电路在相邻的高电位 侧电源线和低电位侧电源线间配置。这种情况下，上述前级锁存电路和后级锁存电路两者 在列方向的宽度都比行方向的宽度大。本发明的显示装置，其特征在于，具备显示面板和上述显示面板驱动电路。这种情 况下，上述显示面板和显示面板驱动电路也能够在单片电路上形成。如上所述，本发明的显示面板驱动电路中，因为相邻的2个电路块分时地进行信 号传输，公用用于该传输的布线，所有能够减少显示面板驱动电路内的布线数。从而，能够 实现显示面板驱动电路的小型化。


图1是表示本实施形态的数字驱动器的布置例的电路图。图2是表示本数字驱动器的布置例的电路图。图3是表示本数字驱动器的布置例的电路图。图4是表示本数字驱动器的布置例的电路图。图5是表示本数字驱动器的布置例的电路图。图6是表示本数字驱动器的布置例的电路图。图7是表示本实施形态的数字驱动器的一种结构的电路图。图8是表示本实施形态的数字驱动器的一种结构的电路图。图9是具体表示图7所示的数字驱动器的一部分结构的电路图。图10是具体表示图7所示的数字驱动器的一部分结构的电路图。图11是表示本实施形态的数字驱动器的另一种结构的电路图。图12是表示本实施形态的数字驱动器的另一种结构的电路图。
图13是表示图7所示的数字驱动器的动作的时序图。图14是表示图9所示的数字驱动器的动作的时序图。图15是表示图10所示的数字驱动器的动作的时序图。图16是表示本液晶显示装置结构的示意图。图17是表示以往的数字驱动器结构的电路图。图18是表示以往的数字驱动器结构的电路图。图19是表示以往的数字驱动器的布置例的电路图。标号说明10液晶显示装置(显示装置)30显示部40栅极驱动器60移位寄存器90源极驱动器(显示面板驱动电路)g电路块BR · BG · BB前级锁存块(前级信号电路)CR · CG · CB后级锁存快(后级信号电路)LR 1st锁存电路(前级锁存电路)Lr 2nd锁存电路(后级锁存电路)Q块间公用布线HR-HG- HB分类信号公用布线CL信号间公用布线N块内公用布线T传输切换块iR · iG · iB (传输切换用)开关电路MR · MG · MB传输切换线Yl · Y2 · Y锁存脉冲线
具体实施例方式如果基于图1 图16说明本实施形态，则如下所述。图16表示本实施形态的液 晶显示装置结构的方框图。如该图中所示，本液晶显示装置10具备显示部30、栅极驱动器 40和源极驱动器90。这里，显示部30和栅极驱动器40以及源极驱动器90在同一基板上 形成，亦即构成所谓的板上系统(system on panel) 0向源极驱动器90提供输入信号(图 像数据)和各种控制信号。还有，显示部30中，在沿行方向延伸的多个扫描信号线和沿列 方向延伸的多个数据信号线的交点附近设置像素。图7是表示本液晶显示装置的源极驱动器结构的电路图。本源极驱动器90，是由 从面板外输入的数字输入信号(例如6比特)生成模拟信号电位、并将其提供给显示部的 各数据信号线的数字驱动器。如图7所示，数字驱动器90具备3个输入信号线DR -DG *DB、多个信号处理块(未 图示)、3个开关控制线ra · PG · PB和2个锁存脉冲线Yl · Y2 (第1和第2控制信号线)。
各信号处理块具备1个触发器F、1个电路块g、1个DAC和1个分时开关块W，显示 部的3个数据信号线SR · SG · SB与各信号处理块相对应。还有，各分时开关块W具有3个 模拟开关ER · EG ·冊。这里，各电路块g具备在列方向上排列的3个前级锁存块BR -BG ·ΒΒ、在列方向上 排列的3个后级锁存块CR · CG · CBU个传输开关块T、1个选择开关块K和1个信号间公 用布线(6比特)CL。而且，在数字驱动器90内，多个电路块在行方向上排列，相邻的2个 (例如，1号和2号，3号和4号)电路块之间设置块间公用布线Q。还有，块间公用布线Q 具备3个分类信号公用布线HR · HG · HB。传输开关块T具备3个开关电路iR· iG· iB。这里，开关电路iR · iG · iB分别 具备与分类信号公用布线HR · HG · HB对应的6比特量的开关元件(参照图9 · 10)，传输 开关块T具备18比特量的开关元件。另外，选择开关块K具备3个开关电路JR · JG · JB。 这里，选择开关电路JR · JG · JB分别具备与后级锁存块CR · CG · CB对应的6比特量的开 关元件(参照图9 · 10)，选择开关块K具备18比特量的开关元件。例如，1号信号处理块具备触发器F1、电路块gl、DACl和分时开关块W1，与3个数 据信号线SRl · SGl · SBl相对应。还有，分时开关块Wl具备3个模拟开关ERl · EGl · EBl。 这里，电路块gl具有3个前级锁存块BRl · BGl · BB1、3个后级锁存块CRl · CGl · CB1、传输 开关块Tl、选择开关块Kl和信号间公用布线CL1。还有，传输开关块Tl具备3个开关电路 iRl *iGl *iBl，选择开关块Kl具备3个开关电路JRl *JG1 -JBl0而且，在该电路块gl和 与之相邻的电路块g2之间，设置块间公用布线Ql，该块间公用布线Ql具备分类信号公用布 线 HRl · HGl · HBl。这里，如图7所示，各前级锁存块与对应的触发器和对应的输入信号线连接，而 且，通过对应的开关电路和对应的分类信号公用布线(6比特)，与对应的后级锁存块连接。 另外，各后级锁存块通过对应的开关电路和信号间公用布线(6比特)与DAC连接，同时与 锁存脉冲线Yl或Y2连接。例如，前级锁存块BRl与触发器Fl和输入信号线DR连接，而且通过开关电路iRl 和分类信号公用布线HRl (6比特)与后级锁存块CRl连接。另外，后级锁存块CRl通过开 关电路JRl和信号间公用布线CLl (6比特)与DACl连接，同时与锁存脉冲线Yl连接。另 外，前级锁存块BR2与触发器F2和输入信号线DR连接，而且通过开关电路iR2和分类信号 公用布线HRl (6比特)与后级锁存块CR2连接。另外，后级锁存块CR2通过开关电路JR2 和信号间公用布线CL2 (6比特)与DAC2连接，同时与锁存脉冲线Y2连接。各前级锁存块具备在列方向上排列的6个1st锁存电路，各后级锁存块具备在列 方向上排列的6个2nd锁存电路。例如，如图9所示，前级锁存块BRl具备1st锁存电路 LRl LR6，后级锁存块CRl具备2nd锁存电路Lrl Lr6。若用图9更具体说明该前级锁存块BRl和后级锁存块CRl的连接关系，则如下所 述。亦即，属于前级锁存块BRl的6个1st锁存电路LRl LR6，全部与触发器Fl相连。 另外，1st锁存电路LRl LR6分别与输入信号线DR(6比特布线)内的对应布线(1比特 布线)连接。而且，1st锁存电路LRl LR6分别通过开关电路iRl和分类信号公用布线 HRl (6比特布线)的1个与后级锁存块CRl内的对应的2nd锁存电路连接。例如，1st锁存 电路LRl通过开关电路iRl和分类信号公用布线HRl中的1个(1比特布线)与2nd锁存电路Lrl连接，1st锁存电路LR6通过开关电路iRl和分类信号公用布线HRl中的1个(1 比特布线)与2nd锁存电路Lr6连接。另一方面，2nd锁存电路Lrl Lr6全部与锁存脉 冲线Yl连接，同时通过对应的开关电路JRl和信号间公用布线CLl中的1个(1比特布线) 与DACl连接。另外，该锁存脉冲线Yl与上述开关电路iRl连接。另外，若用图10更具体说明前级锁存块BR2和与之对应的后级锁存块CR2的连接 关系，则如下所述。亦即，属于前级锁存块BR2的6个1st锁存电路LRl LR6，全部与触发 器F2相连。另外，1st锁存电路LRl LR6分别与输入信号线DR(6比特布线)内的对应 布线(1比特布线)连接。而且，1st锁存电路LRl LR6分别通过开关电路iR2和分类信 号公用布线HR1(6比特布线)的1个与后级锁存块CR2内的对应的2nd锁存电路连接。例 如，1st锁存电路LRl通过开关电路iR2和分类信号公用布线HRl中的1个(1比特布线) 与2nd锁存电路Lrl连接，1st锁存电路LR6通过开关电路iR2和分类信号公用布线HRl中 的1个(1比特布线)与2nd锁存电路Lr6连接。另一方面，2nd锁存电路Lrl Lr6全部 与锁存脉冲线Y2连接，同时通过对应的开关电路JR2和信号间公用布线CL2中的1个(1 比特布线)与DAC2连接。另外，该锁存脉冲线Y2与上述开关电路iR2连接。这样，属于奇数号的电路块的后级锁存块全部与锁存脉冲线Yl连接，属于偶数号 的电路块的后级锁存块全部与锁存脉冲线Y2连接。而且，属于奇数号的电路块的传输开关 块T (包含3个开关电路)与上述锁存脉冲线Yl连接，属于偶数号的电路块的传输开关块 T (包含3个开关电路)与上述锁存脉冲线Y2连接。从而，若锁存脉冲线Yl变为激活，则属于奇数号电路块的传输开关块T变为0N，同 时向该电路块的后级锁存块输入锁存脉冲，奇数号电路块的前级锁存块中被锁存的信号通 过块间公用布线Q从后级锁存块输出。同样，若锁存脉冲线Y2变为激活，则属于偶数号电 路块的传输开关块T变为0N，同时向该电路块的后级锁存块输入锁存脉冲，偶数号电路块 的前级锁存块中被锁存的信号通过块间公用布线Q从后级锁存块输出。另外，各选择开关块具有的3个开关电路(JR · JG · JB)分别与对应的开关控制线 (PR. PG-PB)连接。亦即，选择开关块Kl的开关电路JRl与开关控制线冊连接，开关电路 JGl与开关控制线PG连接，开关电路JBl与开关控制线PB连接。另外，各DAC通过对应的分时开关块W与3个数据信号线连接。例如，DACl通过 分时开关Wl与数据信号线SRl · SGl · SBl连接。而且，各分时开关块W具有的3个模拟开关(ER*EG*EB)分别与对应的开关控制 线(PR · PG · PB)连接，同时与对应的数据信号线(SR · SG · SB)连接。例如，分时开关块Wl的模拟开关ERl与开关控制线冊连接，同时与数据信号线 SRl连接；模拟开关EGl与开关控制线PG连接，同时与数据信号线SGl连接；模拟开关EBl 与开关控制线PB连接，同时与数据信号线SBl连接。这样，例如红色(R)信号的处理，由与红色的输入信号线DR连接的前级锁存块BR、 开关电路iR、分类信号公用布线HR、后级锁存块CR1、开关电路JR、DAC以及模拟开关ER承 担，处理后的模拟信号向红色的数据信号线SR输出。绿色(G)以及蓝色(B)信号的处理也 相同。还有，各DAC分时承担对3色信号的处理。数字驱动器90中的信号处理的流程如图13的时序图所示。这里，设Rl R640 为与数据信号线SRl SR640对应的6比特的输入信号数据，设Gl G640为与数据信号线SGl SG640对应的6比特的输入信号数据，设Bl B640为与数据信号线SBl SB640 对应的6比特的输入信号数据。另外，设前级锁存块的输出信号为Bo，后级锁存块的输出为 Co。还有，Qol Qo320表示块间公用布线的信号，CLol CLo640表示信号间公用布线的信号。在Fl的输出脉冲为Low — Hi gh(激活)的时刻，前级锁存块BRl锁存输入信号 Rl，前级锁存块BGl锁存输入信号Gl，前级锁存块BBl锁存输入信号Bl。同样，随着F2…… F640的输出脉冲依次为High — Low, (R2，G2，B2)……(R640, G640, B640)依次被锁存。然后，在输入信号(R1，G1，B1)……(R640，G640，B640)全部被锁存后，锁存脉冲线 Yl的输出脉冲变为High。从而，与Yl连接的传输开关块(属于奇数号电路块的传输开关 块)全部变为0N，奇数号电路块的前级锁存块中被锁存的输入信号(R1，G1，B1)……(R639， G639，B639)全部通过块间公用布线Q(HR · HG · HB)向对应的后级锁存块输出。接着，锁存 脉冲Y2的输出脉冲变为High。从而，与Y2连接的传输开关块(属于偶数号电路块的传输 开关块)全部变为0N，偶数号电路块的前级锁存块中被锁存的输入信号(R2，G2，B2)…… (R640, G640, B640)全部通过块间公用布线Q(HR · HG · HB)向对应的后级锁存块输出。接着，在开关控制线ra的输出脉冲变为Hi gh的时刻，与开关控制线I3R连接的 所有开关电路(JRl……)同时变为0N，输入信号(Rl……)通过对应的信号间公用布线 (CLl……)输入至DAC(1……)。从而，输入信号(Rl……R640)分别变换成为模拟信号电位 (Ral……Ra640)。这里，由于开关控制线I5R也与对应的模拟开关连接，在开关控制线I3R的 输出脉冲变为Hi gh的时刻，与开关控制线冊连接的所有的模拟开关(ERl……)同时变为 0N，因此，信号电位(Ral……Ra640)分别通过变为ON的模拟开关提供给对应的数据信号线 (SRI......SR640)。接着，在开关控制线PG的输出脉冲变为High的时刻，与开关控制线PG连接的 所有开关电路(JGl……)同时变为0N，输入信号(Gl……)通过对应的信号间公用布线 (CLl……)输入至DAC(1……)。从而，输入信号(Gl……G640)分别变换成为模拟信号电位 (Gal……(^640)。这里，由于开关控制线PG也与对应的模拟开关连接，在开关控制线PG的 输出脉冲变为High的时刻，与开关控制线PG连接的所有的模拟开关(EGl……)同时变为 0N，因此，信号电位(Gal……(^640)分别通过变为ON的模拟开关提供给对应的数据信号线 (SGI......SG640)。接着，在开关控制线PB的输出脉冲变为Hi gh的时刻，与开关控制线PB连接的所 有开关电路(JBl……)同时变为0N，输入信号(Bi……)公用输入至对应的DAC(1……)。 从而，输入信号(Bi……B640)分别变换成为模拟信号电位(Bal……Ba640)。这里，由于开 关控制线PB也与对应的模拟开关连接，在开关控制线PB的输出脉冲变为Hi gh的时刻，与 开关控制线PB连接的所有的模拟开关(EBl……)同时变为0N，因此，信号电位(Bal…… Ba640)分别通过变为ON的模拟开关提供给对应的数据信号线(SBl……SB640)。还有，数字驱动器90也能够如图8所示那样构成。亦即，从图7所示的结构，除去 选择开关块K、分时开关块W和3个开关控制线(PR · PG · PB)，对各信号处理块设置3个 DAC而构成。其他的结构与图7的结构相同。图8的结构中，各信号处理块具备1个触发器F、1个电路块g、3个DAC和1个分 时开关块W。而且，显示部的3个数据信号线SR · SG · SB与信号处理块相对应。
这里，该电路块g具备在列方向上排列的3个前级锁存块BR -BG ·ΒΒ、在列方向上 排列的3个后级锁存块CR · CG · CB和1个传输开关块Τ。而且，各后级锁存块通过1个DAC与数据信号线连接。例如，后级锁存块CRl通过 DAClr与数据信号线SRl连接，后级锁存块CGl通过DAClg与数据信号线SGl连接，后级锁 存块CBl通过DAClb与数据信号线SBl连接.这样，通过相邻2个电路块(例如，gl · g2)分别用同一块间公用布线(例如，Ql) 分时进行信号传输，能够减少布线数。而且，由于从后级锁存块(例如，CRl)通过同一信号 间公用布线(例如，CLl)向DAC分时地进行信号传输，因此也能够减少后级锁存块和DAC间 的布线数。从而能够实现数字驱动器的小型化。尤其是，对液晶面板在单片电路上形成数 字驱动器时，因布线数的减少，而有很大的尺寸缩小效果。这里，利用图1 ·7说明相邻2个电路块间的布置方法。图1表示在行方向上相邻 2个前级电路(由BRl · Bl · BBl形成的前级电路和由BR2 · BG2 · ΒΒ2形成的前级电路)间 的布置。还有，前级锁存块BRl具有6个1st锁存电路LRl LR6，前级锁存块BGl具有6 个1st锁存电路LR7 LRl2，前级锁存块BBl具有6个1st锁存电路LRl3 LR18，各前级 电路具备18个1st锁存电路。如该图中所示，在行方向上相邻的2个前级电路(BRl 'BGl ·ΒΒ1和BR2 ·Β62 ·ΒΒ2) 之间，配置沿列方向延伸的、构成输入信号线的18(6比特X 3)个数据布线(DRa DRf .DGa DGf-DBa DBf)；和沿列方向延伸的、构成块间公用布线的18(6比特Χ3)个 传输布线(iffia HRf · HGa HGf · HBa HBf)。这里，18个数据布线(Dfci DRf · DGa DGf · DBa DBf)中的任意1个的延长 线上，存在任意1个传输布线(HRa HRf · HGa HGf · HBa HBf)。例如，数据布线DRa 的延长线上存在传输布线HRa，数据布线DBf的延长线上存在传输布线HBf。另外，在驱动器内交替配置沿行方向延伸的高电位侧电源线VD和沿行方向延伸 的低电位侧电源线VS，在相邻的高电位侧电源线VD和低电位侧电源线VS之间，配置属于 BRl的1st锁存电路LR和属于BR2的1st锁存电路LR，使其长边方向向着行方向。从而， 1st锁存电路LR由在其两侧配置的高电位侧电源线VD和低电位侧电源线VS提供电源。而且，该行方向上相邻的2个1st锁存电路(LRl -LR1)的各个输入用沿行方向延 伸的输入布线互相连接。另外，在这2个1st锁存电路(LRl · LRl)之间，配置沿行方向延 伸的输出布线。然后，前级电路所具有的18个1st锁存电路LRl LR18分别通过输入布线与1 个数据布线连接。另外，该1st锁存电路LRl LR18分别能够通过输出布线能够与1个传 输布线连接。例如，1st锁存电路LRl的输入通过输入布线IL与数据布线DRa连接，其输出能够 通过输出布线OL与传输布线HRa连接。另外，1st锁存电路LR2的输入通过输入布线与数 据布线DRb连接，其输出能够通过输出布线与传输布线HRb连接。另外，1st锁存电路LR18 的输入通过输入布线与数据布线DBf连接，其输出能够通过输出布线与传输布线HBf连接。还有，也能够将图1所示的数字驱动器变形为如图2所示。亦即，在相邻的高电位 侧电源线VD和低电位侧电源线VS之间配置1个1st锁存电路LR，同时将偶数号的1st锁 存电路的方向反转成为与奇数号的1st锁存电路的方向相反。这样，能够在2个1st锁存电路中公用1个电源线(VD或VS)，能够减少电源线的个数。从而，能够缩小驱动器的电路 面积。这里，图6中表示后级电路(后级锁存块CR · CG · CB)的布置的一个例子。就是， CR具有6个2nd锁存电路Lrl Lr6，CG具有6个2nd锁存电路Lr7 Lrl2，CB具有6个 2nd锁存电路Lrl3 Lrl8，各后级电路具备18个2nd锁存电路。如该图中所示，在驱动器内，设置构成信号间公用布线CL的6个中继布线(CLa CLf)。另外，在驱动器内，交替配置沿行方向延伸的多个高电位侧电源线Vd和沿行方向延 伸的多个低电位侧电源线Vs。然后，在相邻的高电位侧电源线Vd和低电位侧电源线Vs之间，配置1个2nd锁存 电路Lr，使其长边方向向着列方向。这里，构成信号间公用布线的6个中继布线(CLa CLf)是与各后级电路 (CR · CG · CB)对应配置，使得沿列方向延伸。而且，属于CR的各2nd锁存电路(Lrl…… Lr6)能够与任意1个中继布线(CLa CLf)连接，属于CG的各2nd锁存电路(Lrl……Lr6) 能够与任意1个中继布线(CLa CLf)连接，属于CB的各2nd锁存电路(Lrl……Lr6)能 够与任意1个中继布线(CLa CLf)连接。例如，属于CRl的2nd锁存电路Lrl能够与中继布线CLa连接，属于CRl的2nd锁 存电路Lr2能够与中继布线CLb连接。另外，2nd锁存电路Lr与中继布线的连接是利用从 2nd锁存电路Lr的输出沿行方向延伸的布线AL。本数字驱动器也能够如图11那样构成。如该图中所示，数字驱动器95具备多个信 号处理块(未图示)、3个输入信号线DR · DG · DB,3个开关控制线I3R · PG · PB和3个(图 像信号数量)传输切换线(控制信号线)MR · MG · MB。各信号处理块具备1个触发器F、1个电路块g、1个DAC和1个分时开关块W，显示 部的3个数据信号线SR · SG · SB与各信号处理块对应。还有，各分时开关块W具有3个模 拟开关ER · EG · EB0这里，各电路块g具备在列方向上排列的3个前级锁存块BR -BG ·ΒΒ、在列方向上 排列的3个后级锁存块CR · CG · CBU个传输开关块Τ、块内公用布线N、1个选择开关块K 和1个信号间公用布线(6比特)CL。然后，数字驱动器95内的多个电路块沿列方向排列。还有，传输开关块T具备3个 开关电路iR · iG · iB。这里，开关电路iR · iG · Β分别具备与HR · HG · HB对应的6比特 量的开关元件，传输开关块T具备18比特量的开关元件。另外，选择开关块K具备3个开 关电路JR · JG · JB。这里，选择开关电路JR · JG · JB分别具备与后级锁存块CR · CG · CB 对应的6比特量的开关元件，选择开关块K具备18比特量的开关元件。例如，1号信号处理块具备触发器F1、电路块gl、DACl以及分时开关块W1，与3个 数据信号线SRl · SGl · SBl对应。还有，分时开关块Wl具备3个模拟开关ERl · EGl · EBl。 这里，电路块gl具备3个前级锁存块BRl · BGl · BB1、3个后级锁存块CRl · CGl · CB1、块内 公用布线Ni、传输开关块Tl、选择开关块Kl以及信号间公用布线CL1。还有，传输开关块 Tl具备3个开关电路iRl · iGl · iBl，选择开关块Kl具备3个开关电路JRl · JGl · JBl。这里，如图11所示，各前级锁存块与对应的触发器、和对应的输入信号线连接，而 且，通过传输开关块的对应的开关电路以及块内公用布线(6比特)与对应的后级锁存块连接。另外，各后级锁存块通过选择开关块的对应的开关电路以及信号间公用布线(6比特) 与DAC连接，同时与对应的传输切换线连接。传输开关块的上述开关电路与该传输切换线 连接。例如，前级锁存块BRl与触发器F1、和输入信号线DR连接，而且，通过开关电路 iRl和块内公用布线m (6比特)与后级锁存块CRl连接。另外，后级锁存块CRl通过开关 电路JRl和信号间公用布线CLl (6比特)与DCAl连接，同时与传输切换线MR连接。(传输 开关块Tl的)开关电路iRl与该传输切换线MR连接。这样，后级锁存块CR与传输切换线MR连接，后级锁存块CG与传输切换线MG连 接，后级锁存块CB与传输切换线MB连接。而且，传输开关块的开关电路iR与传输切换线 MR连接，开关电路iG与传输切换线MG连接，开关电路iB与传输切换线MB连接。由此，若传输切换线MR变为激活，则传输开关块的开关电路iR变为0N，同时向后 级锁存块CR输入锁存脉冲，锁存块BR中被锁存的信号通过块内公用布线N从后级锁存块 CR输出。同样，若传输切换线MG变为激活，则传输开关块的开关电路iG变为0N，同时向后 级锁存块CG输入锁存脉冲，前级锁存块BG中被锁存的信号通过块内公用布线N从后级锁 存块CG输出。同样，若传输切换线MB变为激活，则传输开关块的开关电路iB变为0N，同时 向后级锁存块CB输入锁存脉冲，前级锁存块BB中被锁存的信号通过块内公用布线N从后 级锁存块CB输出。另外，各选择开关块具有的3个开关电路分别与对应的开关控制线连接。亦即，选 择开关块Kl的开关电路JRl与开关控制线ra连接，开关电路JGl与开关控制线PG连接， 开关电路JBl与开关控制线PB连接。另外，各DAC通过对应的分时开关块与3个数据信号线连接。例如，DACl通过分 时开关块Wl与数据信号线SRl · SGl · SBl连接。而且，各分时开关块具有的3个模拟开关分别与对应的开关控制线连接，同时与 对应的数据信号线连接。例如，分时开关块Wl的模拟开关ERl与开关控制线I^R连接，同时 与数据信号线SRl连接，模拟开关EGl与开关控制线PG连接，同时与数据信号线SGl连接， 模拟开关EBl与开关控制线PB连接，同时与数据信号线SBl连接。然后，例如红色(R)信号的处理，由与红色的输入信号线DR连接的前级锁存块BRl 和与之对应的开关电路iRl、块内公用布线m、后级锁存块CR1、开关电路JRl以及模拟开关 ERl承担。绿色(G)以及蓝色⑶信号的处理也相同。还有，DACl分时承担3色信号。数字驱动器95的信号处理的流程如图14的时序图所示。这里，设Rl R640为 与数据信号线SRl SR640对应的6比特的输入信号数据，设Gl G640为与数据信号线 SGl SG640对应的6比特的输入信号数据，设Bl B640为与数据信号线SBl SB640对 应的6比特的输入信号数据。另外，Nol No640表示块内公用布线的信号，CLol CLo640 表示信号间公用布线的信号。在Fl的输出脉冲为Low —Hi gh (激活)的时刻，前级锁存块BRl锁存输入信号 Rl，前级锁存块BGl锁存输入信号Gl，前级锁存块BBl锁存输入信号Bl。同样，随着F2…… F640的输出脉冲依次为Hi gh — Low, (R2，G2，B2)……(R640, G640, B640)依次被锁存。然后，在输入信号(R1，G1，B1)……(R640，G640，B640)全部被锁存后，传输切换线 MR的输出脉冲变为Hi gh。由此，与MR连接的开关电路iR全部变为0N，前级锁存块BR中被锁存的输入信号(Rl R640)全部通过块内公用布线N向后级锁存块CR输出。接着，传 输切换线MG的输出脉冲变为High。由此，与MG连接的开关电路iG全部变为0N，前级锁存 块GR中被锁存的输入信号(Gl G640)全部通过块内公用布线N向后级锁存块CG输出。 接着，传输切换线MB的输出脉冲变为Hi gh。由此，与MB连接的开关电路iB全部变为0N， 前级锁存块BG中被锁存的输入信号(Gl G640)全部通过块内公用布线N向后级锁存块 CB输出。然后，在开关控制线ra的输出脉冲变为High的时刻，与开关控制线ra连接的 所有开关电路(JRl……)同时变为0N，输入信号(Rl……)通过对应的信号间公用布线 (CLl……)输入至DAC(1……)。由此，输入信号(Rl……R640)分别变换成为模拟信号电位 (Ral……Ra640)。这里，由于开关控制线I3R也与对应的模拟开关连接，在开关控制线冊的 输出脉冲变为Hi gh的时刻，与开关控制线冊连接的所有的模拟开关(ERl……)同时变为 0N，因此，信号电位(Ral……Ra640)分别通过变为ON的模拟开关而提供给对应的数据信号 线(SRI......SR640)。接着，在开关控制线PG的输出脉冲变为Hi gh的时刻，与开关控制线PG连接的 所有开关电路(JGl……)同时变为0N，输入信号(Gl……)通过对应的信号间公用布线 (CLl……)输入至DAC(1……)。由此，输入信号(Gl……G640)分别变换成为模拟信号电位 (Gal……(^640)。这里，由于开关控制线PG也与对应的模拟开关连接，在开关控制线PG的 输出脉冲变为High的时刻，与开关控制线PG连接的所有的模拟开关(EGl……)同时变为 0N，因此，信号电位(Gal……(^640)分别通过变为ON的模拟开关而提供给对应的数据信号 线(SGI......SG640)。接着，在开关控制线PB的输出脉冲变为Hi gh的时刻，与开关控制线PB连接的所 有开关电路(JBl……)同时变为0N，输入信号(Bi……)公用输入至对应的DAC(1……)。 由此，输入信号(Bi……B640)分别变换成为模拟信号电位(Bal……Ba640)。这里，由于开 关控制线PB也与对应的模拟开关连接，在开关控制线PB的输出脉冲变为High的时刻，与 开关控制线PB连接的所有的模拟开关(EBl……)同时变为0N，因此，信号电位(Bal…… Ba640)分别通过变为ON的模拟开关而提供给对应的数据信号线(SBl……SB640)。这样，利用块内公用布线(例如，m)，通过对从各前级锁存块到对应的后级锁存 块的信号传输(例如，BRl — CRU BGl — CGU BBl — CBl)分时地进行，能够减少布线数。 而且，由于从后级锁存块(例如，CRl)通过同一信号间公用布线(例如，CLl)向DAC分时地 进行信号传输，因此也能够减少后级锁存块和DAC间的布线数。从而，能够实现数字驱动器 的小型化。尤其是，对液晶面板在单片电路上形成数字驱动器时，因布线数的减少，而有很 大的尺寸缩小效果。这里，利用图3· 11说明数字驱动器95的具体布置。图3表示前级电路(包含3 个前级锁存块BR · BG · BB)的布置。就是，前级锁存块BR具有6个1st锁存电路LRl LR6,前级锁存块BG具有6个1st锁存电路LR7 LR12，前级锁存块BB具有6个1st锁存 电路LR13 LR18，各前级电路具备18个1st锁存电路。如该图中所示，在驱动器内，设置构成输入信号线的18(6比特X3)个数据布线 (DRa DRf · DGa DGf · DBa DBf)、和构成块内公用布线的6个传输布线(Na Nf)。 另外，在驱动器内，交替配置沿行方向延伸的多个高电位侧电源线VD和沿行方向延伸的多个低电位侧电源线VS。然后，在相邻的高电位侧电源线VD和低电位侧电源线VS之间，配置1个1st锁存 电路LR，使其长边方向向着行方向，对每个1st锁存电路配置1个沿行方向延伸的数据布 线。亦即，各前级电路由排列18组的这2种电源线(VD-VS)以及1个1st锁存电路和1 个数据布线构成。这里，构成块内公用布线的6个传输布线(Na Nf)是与各前级电路(BR .BG ·BB) 对应配置，使得沿列方向延伸，属于BR的各1st锁存电路(LRl……LR6)与任意1个数据 布线(DRa DRf)连接，同时能够与任意1个传输布线(Na Nf)连接，属于BG的各1st 锁存电路(LR7……LR12)与任意1个数据布线(Dfe DGf)连接，同时能够与任意1个传 输布线(Na Nf)连接，属于BB的各1st锁存电路(LR13……LR18)与任意1个数据布线 (DBa DBf)连接，同时能够与任意1个传输布线(Na Nf)连接。例如，1st锁存电路LRl与数据布线DRa连接，同时能够与传输布线Na连接；1st 锁存电路LR12与数据布线DGf连接，同时能够与传输布线Nf连接；1st锁存电路LR18与 数据布线DBf连接，同时能够与传输布线Nf连接。另外，1st锁存电路LR与数据布线D的连接是用从1st锁存电路LR的输入沿列方 向延伸的布线iL，1st锁存电路LR与传输布线N的连接是用从1st锁存电路LR的输出沿 行方向延伸的布线oL。还有，也能够将图3所示的数字驱动器变形为如图4所示。亦即，在相邻的高电位 侧电源线VD和低电位侧电源线VS之间配置1个1st锁存电路LR，同时将偶数号的1st锁 存电路的方向反转成为与奇数号的1st锁存电路的方向相反。从而，能够在2个1st锁存 电路中公用1个电源线(VD或VS)，能够减少电源线的个数。其结果能够缩小驱动器的电路 面积。本数字驱动器也能够如图12那样构成。如该图中所示，数字驱动器99具备多个 信号处理块(未图示)、3个输入信号线DR · DG · DB、3个开关控制线I3R · PG · PB和1个锁 存脉冲线Y。各信号处理块具备1个触发器F、1个电路块g、1个DAC和1个分时开关块W，显示 部的3个数据信号线SR · SG · SB与各信号处理块对应。还有，各分时开关块W具有3个模 拟开关ER · EG · EB0这里，各电路块g具备在行方向上相邻的前级锁存块BR以及后级锁存块CR、在行 方向上相邻的前级锁存块BG以及后级锁存块CG、在行方向上相邻的前级锁存块BB以及后 级锁存块CB、1个选择开关块K和1个信号间公用布线(6比特)CL。然后，数字驱动器99 内的多个电路块沿列方向排列。还有，选择开关块K具备3个开关电路JR *JG*JB。这里， 选择开关电路JR · JG · JB分别具备与后级锁存块CR · CG · CB对应的6比特量的开关元件， 选择开关块K具备18比特量的开关元件。例如，1号信号处理块具备触发器Fl、电路块gl、DACl以及分时开关块W1，与3个 数据信号线SRl · SGl · SBl对应。还有，分时开关块Wl具备3个模拟开关ERl · EGl · EBl。 这里，电路块gl具备在行方向上相邻的前级锁存块BRl以及后级锁存块CR1、在行方向上相 邻的前级锁存块BGl以及后级锁存块CG1、在行方向上相邻的前级锁存块BBl以及后级锁 存块CB1、选择开关块Kl和信号间公用布线CL1。还有，选择开关块Kl具备3个开关电路JRl · JGl · JBl。这里，如图12所示，各前级锁存块与对应的触发器、和对应的输入信号线连接，而 且，与相邻的后级锁存块连接。另外，各后级锁存块通过选择开关块的对应的开关电路以及 信号间公用布线(6比特)与DAC连接，同时与锁存脉冲线Y连接。例如，前级锁存块BRl与触发器F1、和输入信号线DR连接，而且与相邻的后级锁存 块CRl连接。另外，后级锁存块CRl通过开关电路JRl以及信号间公用布线CLl (6比特) 与DCAl连接，同时与锁存脉冲线Y连接。另外，各选择开关块具有的3个开关电路分别与对应的开关控制线连接。亦即，选 择开关块Kl的开关电路JRl与开关控制线ra连接，开关电路JGl与开关控制线PG连接， 开关电路JBl与开关控制线PB连接。另外，各DAC通过对应的分时开关块与3个数据信号线连接。例如，DACl通过分 时开关块Wl与数据信号线SRl · SGl · SBl连接。而且，各分时开关块具有的3个模拟开关分别与对应的开关控制线连接，同时与 对应的数据信号线连接。例如，分时开关块Wl的模拟开关ERl与开关控制线I^R连接，同时 与数据信号线SRl连接，模拟开关EGl与开关控制线PG连接，同时与数据信号线SGl连接， 模拟开关EBl与开关控制线PB连接，同时与数据信号线SBl连接。因此，例如红色(R)信号的处理，由与红色的输入信号线DR连接的前级锁存块BRl 和与之对应的后级锁存块CR1、开关电路JRl以及模拟开关ERl承担。绿色(G)以及蓝色 ⑶信号的处理也相同。还有，DACl分时承担3色信号。数字驱动器99的信号处理的流程如图15的时序图所示。这里，设Rl R640为 与数据信号线SRl SR640对应的6比特的输入信号数据，设Gl G640为与数据信号线 SGl SG640对应的6比特的输入信号数据，设Bl B640为与数据信号线SBl SB640对 应的6比特的输入信号数据。另外，CLol CLo640表示信号间公用布线的信号。在Fl的输出脉冲为Low —High(激活)的时刻，前级锁存块BRl锁存输入信号 Rl，前级锁存块BGl锁存输入信号Gl，前级锁存块BBl锁存输入信号Bl。同样，随着F2…… F640的输出脉冲依次为Hi gh — Low, (R2，G2，B2)……(R640, G640, B640)依次被锁存。然后，在输入信号(R1，G1，B1)……(R640，G640，B640)全部被锁存后，锁存脉冲线 Y的输出脉冲变为High。由此，前级锁存块BR中被锁存的输入信号(Rl R640)全部向后 级锁存块CR输出。与此同时，前级锁存块BG中被锁存的输入信号(Gl G640)全部向后 级锁存块CG输出，前级锁存块BB中被锁存的输入信号(Bi B640)全部向后级锁存块CB 输出。接着，在开关控制线ra的输出脉冲变为High的时刻，与开关控制线ra连接的 所有开关电路(JRl……)同时变为0N，输入信号(Rl……)通过对应的信号间公用布线 (CLl……)输入至DAC(1……)。由此，输入信号(Rl……R640)分别变换成为模拟信号电位 (Ral……Ra640)。这里，由于开关控制线I5R也与对应的模拟开关连接，在开关控制线I3R的 输出脉冲变为High的时刻，与开关控制线冊连接的所有的模拟开关(ERl……)同时变为 0N，因此，信号电位(Ral……Ra640)分别通过变为ON的模拟开关提供给对应的数据信号线 (SRl……SR640)。还有，开关控制线PG · PB的输出脉冲为High的情况也与上述相同。这样，通过使前级锁存块B与对应的后级锁存块C相邻，而且，从后级锁存块C通过同一信号间公用布线CL向DAC分时地进行信号传输，能够实现数字驱动器的小型化。这里，利用图5 ·12说明数字驱动器99的具体布置。图5表示(包含3个前级锁 存块由BR · BG · BB的)前级电路以及(包含3个后级锁存块CR · CG · CB的)后级电路的布置。就是，前级锁存块BR具有6个1st锁存电路LRl LR6，前级锁存块BG具有6个 1st锁存电路LR7 LRl2，前级锁存块BB具有6个1st锁存电路LRl3 LR18，各前级电路 具备18个1st锁存电路。另外，后级锁存块CR具有6个2nd锁存电路Lrl Lr6，后级锁 存块CG具有6个2nd锁存电路Lr7 Lr 12，后级锁存块CB具有6个2nd锁存电路Lr 13 Lrl8，各后级电路具备18个2nd锁存电路。如该图中所示，在驱动器内，设置构成输入信号线的18(6比特X3)个数据布线 (DRa DRf · DGa DGf · DBa DBf)、和构成信号间公用布线CL的6个中继布线(CLa CLf)。另外，在驱动器内，交替配置沿行方向延伸的多个高电位侧电源线VD和沿行方向延 伸的多个低电位侧电源线VS。然后，在相邻的高电位侧电源线VD和低电位侧电源线VS之间，配置1st锁存电路 LR，使其长边方向向着列方向，同时与各电源线(VS*VD)连接，而且，与该1st锁存电路LR 相邻，配置2nd锁存电路Lr，使其长边方向向着列方向，同时与各电源线(VS *VD)连接。而 且，与该1 st锁存电路LR以及2nd锁存电路Lr对应，配置1个沿行方向延伸的数据布线。这里，构成信号间公用布线的6个中继布线(CLa CLf)，是与各后级电路 (CR - CG - CB)对应配置，使得沿列方向延伸。然后，属于BR的各1st锁存电路(Lrl…… Lr6)与任意1个数据布线(DRa DRf)连接，同时属于CR的2nd锁存电路(Lrl……Lr6) 能够与任意1个中继布线(CLa CLf)连接；属于BG的各1st锁存电路(Lrl……Lr6)与 任意1个数据布线(Db DGf)连接，同时属于CG的2nd锁存电路(Lrl……Lr6)能够与 任意1个中继布线(CLa CLf)连接；属于BB的各1st锁存电路(Lrl……Lr6)与任意1 个数据布线(DBa DBf)连接，同时属于CB的2nd锁存电路(Lrl……Lr6)能够与任意1 个中继布线(CLa CLf)连接。例如，属于BRl的1st锁存电路Lrl与数据布线DRa连接，同时属于CRl的2nd锁 存电路Lrl能够与中继布线CLa连接；属于BRl的1st锁存电路Lr2与数据布线DRb连接， 同时属于CRl的2nd锁存电路Lr2能够与中继布线CLb连接。另外，1st锁存电路LR与数据布线的连接是利用从1st锁存电路LR的输入沿列方 向延伸的布线iL，2nd锁存电路Lr与中继布线N的连接是利用从2nd锁存电路Lr的输出 沿行方向延伸的布线AL。而且，如图5所示，在相邻的高电位侧电源线VD和低电位侧电源线VS之间，在行 方向上相邻配置纵向的1st锁存电路LR和纵向的2nd锁存电路Lr，通过连接这两者，能够 在2个1st锁存电路和2个2nd锁存电路中公用1个电源线(VD或VS)，能够大幅减少电源 线的个数。从而，能够缩小驱动器的电路面积。本发明并不限定于上述各实施形态，在权利要求项所示范围内能够作种种变更， 对于将不同实施形态中各自公示的技术方法进行适当组合而得到的实施形态，也包含在本 发明的技术范围内。工业上的实用性
本发明的显示面板驱动电路适用于液晶显示装置等的源极驱动器(尤其是数字 驱动器)。
权利要求
1.一种显示面板驱动电路，具有多个在行方向上排列的电路块，其中，在每一个电路块 中具有多个前级信号电路和多个后级信号电路，所述多个后级信号电路分别对应于所述多 个前级信号电路，前级信号电路输出的信号被传输到所对应的后级信号电路，该显示面板 驱动电路的特征在于，在各电路块内前级信号电路沿列方向排列，在每一个电路块中设置有可连接其所有前级信号电路的块内公用布线，来自各前级信 号电路的信号通过所述块内公用布线分时地进行传输。
2.如权利要求1所述的显示面板驱动电路，其特征在于， 前级信号电路具有在列方向上排列的多个前级锁存电路， 后级信号电路具有与各前级锁存电路对应的后级锁存电路， 所述块内公用布线具有沿列方向延伸的多个传输布线，该多个传输布线分别能够与各前级信号电路所具有的前级锁存电路中的任意1个连接。
3.如权利要求2所述的显示面板驱动电路，其特征在于， 与各前级锁存电路对应、配置沿行方向延伸的输出布线，各前级锁存电路的输出能够通过对应的输出布线与对应的传输布线连接。
4.如权利要求2所述的显示面板驱动电路，其特征在于， 设置沿行方向延伸的多个数据布线，各前级锁存电路与所述数据布线中的任意1个连接。
5.如权利要求2所述的显示面板驱动电路，其特征在于，沿行方向延伸的高电位侧电源线和沿行方向延伸的低电位侧电源线交替配置， 各前级锁存电路在相邻的高电位侧电源线和低电位侧电源线之间配置。
6.如权利要求5所述的显示面板驱动电路，其特征在于，在各电路块中，在列方向上相邻的两个前级锁存电路结构以在行方向上延伸的线为轴 形成线对称，相邻的2个前级锁存电路间公用1个高电位侧电源线，并且相邻的2个前级锁 存电路间公用1个低电位侧电源线。
7.如权利要求2所述的显示面板驱动电路，其特征在于， 所述前级锁存电路的行方向的宽度比列方向的宽度大。
8.如权利要求2所述的显示面板驱动电路，其特征在于，显示面板的对每一子像素写入的视频数据从前级信号电路向后级信号电路传输， 传输布线的数量和对每一子像素写入的视频数据的总比特数相等。
9.一种显示面板驱动电路，具有多个在行方向上排列的电路块，其中，在每一个电路块 中具有多个前级信号电路、多个后级信号电路和一个信号经由电路，所述多个后级信号电 路分别对应于所述多个前级信号电路，各后级信号电路输出的信号被传输到所述信号经由 电路，该显示面板驱动电路的特征在于，各电路块内后级信号电路在列方向上排列，在每一个电路块中设置有可连接其所有后级信号电路的信号间公用布线， 来自各后级信号电路的信号通过所述信号间公用布线分时地进行传输。
10.如权利要求9所述的显示面板驱动电路，其特征在于，各电路块中，前级信号电路和对应的后级信号电路在行方向上相邻排列并相互连接。
11.如权利要求10所述的显示面板驱动电路，其特征在于， 所述前级信号电路具有在列方向上排列的多个前级锁存电路， 所述后级信号电路具有与各前级锁存电路对应的后级锁存电路， 所述信号间公用布线具有沿列方向延伸的多个中继布线，该多个中继布线分别能够与各后级信号电路所具有的后级锁存电路中的任意1个连接。
12.如权利要求11所述的显示面板驱动电路，其特征在于， 与各后级锁存电路对应、配置沿行方向延伸的输出布线，各后级锁存电路的输出能够通过对应的输出布线与对应的中继布线连接。
13.如权利要求11所述的显示面板驱动电路，其特征在于， 配置沿行方向延伸的多个数据布线，各前级锁存电路与所述数据布线中的任意1个连接。
14.如权利要求11所述的显示面板驱动电路，其特征在于，沿行方向延伸的高电位侧电源线和沿行方向延伸的低电位侧电源线交替配置， 各前级锁存电路和对应的后级锁存电路在行方向上相邻排列并相互连接， 所述前级锁存电路和对应的后级锁存电路在相邻的高电位侧电源线和低电位侧电源 线之间配置。
15.如权利要求11所述的显示面板驱动电路，其特征在于，所述前级锁存电路和后级锁存电路两者的列方向的宽度都比行方向的宽度大。
16.一种显示装置，其特征在于，具备如权利要求1 15的任意1项所述的显示面板驱动电路；以及 利用它驱动的显示面板。
17.如权利要求16所述的显示装置面板驱动电路，其特征在于， 所述显示面板和显示面板驱动电路是在单片电路上形成的。
全文摘要
本发明涉及显示面板驱动电路和显示装置。其中，显示面板驱动电路，是包含前级电路和后级电路的电路块g在行方向上多个排列、在属于同一电路块的前级电路和后级电路之间进行信号传输的显示面板驱动电路，各电路块中前级电路和后级电路在列方向上排列，同时对每2个电路块设置块间公用布线Q，上述2个电路块中的一个(g1)的上述信号传输和上述2个电路块中的另一个(g2)的上述信号传输，是利用块间公用布线Q1在不同时刻进行。从而，能够不需要外部存储器或运算电路，缩小显示面板驱动电路(驱动器)的电路面积。
文档编号G09G3/36GK102142239SQ201110071900
公开日2011年8月3日 申请日期2007年2月19日 优先权日2006年5月24日
发明者清水新策, 酒井保 申请人:夏普株式会社