专利名称：用于显示器的时序控制器的制作方法
技术领域：
本发明涉及显示控制技术领域，特别涉及用于显示器的时序控制器。
背景技术：
现代社会多媒体技术相当发达，多半受益于半导体元件以及显示装置的进步。就显示而言，高品质、空间利用率、低功耗等一些优点的薄膜晶体管液晶显示器(TFT-LCD)逐渐成为主流。参照图I所示，一种典型的TFT-IXD包括上基板200、下基板100及上基板200和下基板100间的液晶层400。其中，上基板200上通常设置有彩色滤光层，而下基板100集成有薄膜晶体管，上基板200和下基板100外侧通常还粘贴有偏光片300。 参照图2所示，现有技术TFT-IXD的一种下基板结构包括多条交叉的扫描线111和数据线121，以及由多条扫描线111和数据线121定义的像素单元阵列，所述扫描线111由扫描线驱动电路110控制，数据线121由数据线驱动电路120控制。其中，所述像素单元进一步包括像素电极140，以及与像素电极140相连的薄膜晶体管130。数据线121上的显示信号在薄膜晶体管130导通时传输至像素电极140，而薄膜晶体管130的导通与否则由扫描线111控制。目前在业界，上述TFT-LCD通常由时序控制(T-CON，Timing Controller)芯片驱动。图3示出了现有技术的一种典型的T-CON芯片结构。参照图3所示，所述T-CON芯片I通常包括RGB数据处理单兀11 (Data Process unit)和时序控制单兀12(Timing ControllerUnit)。RGB数据处理单元11主要用于将RGB输入数据经过例如抖动处理(Dithering)、中贞频控制处理(Frame Rate Control)后得到RGB输出数据(此处的RGB指的是RGB域)，以获取更好的图像显示效果。时序控制单元12主要用于将输入T-CON芯片I的输入控制信号，例如时钟信号(DCLK)、行同步信号(HS)、帧同步信号(VS)、数据使能信号(DE)等转换成源极控制信号(Source Control Signals)和栅极控制信号(Gate Control Signals),以驱动 TFT-LCD。然而，目前的T-CON芯片对所述输入控制信号有严格的时序约束条件，这些时序约束条件极大地限制T-CON芯片的适用范围。一般情况下，一个T-CON芯片只能适用有限的几种不同解析度的TFT-LCD。如要支持另外的解析度，则必须更改T-CON芯片的内部设定或使用其他T-CON芯片。同时，对同一解析度的TFT-IXD，不同的T-CON芯片制造商对所述输入控制信号会要求不同的时序约束条件。这种情况也限制了 T-CON芯片的通用性。
发明内容
本发明解决的问题是提供一种用于显示器的时序控制器，以提高对显示器的适用范围。为解决上述问题，本发明提供一种用于显示器的时序控制器，包括RGB数据处理单元和时序控制单元，所述时序控制单元用于生成对应所接收的输入控制信号的时序控制信号；所述显示器根据所述时序控制信号和所述RGB数据处理单元输出的图像数据进行图像显示，所述时序控制器还包括时序检测单元，所述时序检测单元用于从所述输入控制信号中检测获得生成所述时序控制信号所需的关键时序参数，以及在检测到所述关键时序参数时，产生启动所述时序控制单元的控制信号；所述时序控制单元在启动后,在获得所述关键时序参数后，生成对应所接收的输入控制信号的时序控制信号。可选地，所述关键时序参数包括行显示区域、行同步周期、行同步间隔、帧显示区域、帧同步周期及帧同步间隔。可选地，所述时序检测单元包括行显示区域获取单元，对于所述数据使能信号的高电平进行基于时钟信号的计数，以数据使能信号的高电平基于时钟信号的计数值作为行显示区域的值；行同步间隔获取单元，与行显示区域获取单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号的计数值小于 数据使能信号的高电平基于时钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为行同步间隔的值；帧同步间隔获取单元，与行显示区域获取单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号的计数值大于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为帧同步间隔的值；行同步周期获取单元，与行显示区域获取单元及行同步间隔获取单元相连，将行显示区域的值和行同步间隔的值相加，获得行同步周期的值；帧显示区域获取单元，与行显示区域获取单元及帧同步间隔获取单元相连，在帧同步间隔获取单元两次获得帧同步间隔的期间，基于行显示区域的值进行计数，获得帧显示区域的值；帧同步周期获取单元，与帧显示区域获取单元及帧同步间隔获取单元相连，将帧显示区域的值和帧同步间隔的值相加，获得帧同步周期的值。与现有技术相比，上述时序控制器具有以下优点通过时序检测单元从输入控制信号中检测获得关键时序参数，所述时序控制单元主要基于所述关键时序参数而非主要基于输入控制信号生成时序控制信号，相应地，所述时序控制单元生成时序控制信号所需的输入信号仅需满足图像中帧时序和行时序的基本关系即可。而所述图像中帧时序和行时序的基本关系对于大多数显示器而言，都是默认的时序约束条件。因此，所述时序控制器简化了生成时序控制信号的时序约束，提高了对显示器的适用范围。
图I是现有技术的一种典型的TFT-IXD结构示意图；图2是现有技术TFT-IXD的一种下基板结构示意图；图3是现有技术的一种典型的T-CON芯片的结构示意图；图4是本发明用于显示器的时序控制器的一种实施方式结构示意图；图5是本发明用于显示器的时序控制器的一种实施例结构示意图；图6是图5所示时序控制器中时序检测单元的一种结构示意图；图7是对应图6时序检测单兀的各关键时序参数的时序关系图。
具体实施方式
图4示出了本发明用于显示器的时序控制器的一种实施方式结构，所述时序控制器20包括RGB数据处理单元21、时序控制单元22及时序检测单元23，其中，RGB数据处理单元21，用于对RGB输入数据进行图像优化处理，输出RGB输出数据；时序控制单元22，生成对应所述时序控制器20接收的输入控制信号的时序控制信号；所述时序控制单元22在启动后,在获得所述时序检测单元23生成的关键时序参数后，生成对应所接收的输入控制信号的时序控制信号；时序检测单元23，用于从所述输 入控制信号中检测获得生成所述时序控制信号所需的关键时序参数，以及在检测到所述关键时序参数时，产生启动所述时序控制单元22的控制信号。上述实施方式中，所述时序控制单元22生成时序控制信号所需的主要输入来源从现有技术的输入控制信号变为了所述关键时序参数。对于所述输入控制信号，其只需满足图像中帧时序和行时序的基本关系即可，即帧同步间隔的时间大于行同步周期，行同步周期的时间大于行同步间隔。而所述帧时序和行时序的基本关系对大多数显示器而言是默认的时序约束条件。因此，实质上上述实施方式中的时序控制器除了满足显示器的默认时序约束条件外，再无其他时序约束条件。因此，所述时序控制器对显示器的适用性获得了提闻。以下以薄膜晶体管液晶显示器为例，对本发明用于显示器的时序控制器进行详细说明。图5示出了用于薄膜晶体管液晶显示器的时序控制器的结构，所述时序控制器201包括RGB数据处理单元210、时序控制单元220及时序检测单元230，其中，RGB数据处理单元210，用于对RGB输入数据进行图像优化处理，输出RGB输出数据；时序控制单元220，至少用于生成对应所述时序控制器201接收的输入控制信号的源极控制信号和栅极控制信号；所述时序控制单元220在启动后，在获得所述时序检测单元230生成的关键时序参数后，生成所述源极控制信号和栅极控制信号；时序检测单元230，用于从所述输入控制信号中检测获得生成所述源极控制信号和栅极控制信号所需的关键时序参数，以及在检测到所述关键时序参数时，产生启动所述时序控制单元220的控制信号。图6示出了用于薄膜晶体管液晶显示器的时序控制器中时序检测单元的一种结构示意图。参照图6所示，所述时序检测单元包括第一计数器230a、第一寄存器230b ;第二计数器231a、第二寄存器231b ;第一比较器232 ;第三寄存器233 ;第四寄存器234 ;第三计数器235a、第五寄存器235b ;第一加法器236a、第六寄存器236b ;第二加法器237a、第七寄存器237b ;第一比较器阵列238 ;第一寄存器阵列239，其中，第一计数器230a和第二计数器231a的输入端均接收数据使能信号DE和时钟信号DCLK，第一寄存器230b和第二寄存器231b的输入端对应连接于第一计数器230a和第二计数器231a的输出端；第一比较器232的输入端分别与第一寄存器230b和第二寄存器231b的输出端相连，第一比较器232的输出端分别与第三寄存器233的输入端、第四寄存器234的输入端、第三计数器235a的输入端及第一比较器阵列238的控制端相连；第三寄存器233和第四寄存器234的输出端与第一比较器阵列238的数据输入端相连；第三计数器235a的输入端还与第一计数器230a的输出端相连，第五寄存器235b的输入端连接于第三计数器235a的输出端；第一加法器236a的输入端分别与第一寄存器230b的输出端、第三寄存器233的输出端相连，第六寄存器236b的输入端连接于第一加法器236a的输出端；第二加法器237a的输入端分别与第五寄存器235b的输出端、第四寄存器234的输出端相连，第七寄存器237b的输入端连接于第二加法器237a的输出端；第一比较器阵列238的数据输入端还与第一寄存器230b、第六寄存器236b、第七寄存器237b及第五寄存器235b的输出端相连,第一比较器阵列238的数据输出端与第一 寄存器阵列239的数据输入端相连，控制输出端与所述时序控制单元相连，向所述时序控制单元输出控制信号；第一寄存器阵列239的数据输出端向所述时序控制单元输出所述关键时序参数。以下分别就所述时序检测单元检测获得行显示区域thd、行同步周期th、行同步间隔thb+thfp、巾贞显示区域tvd、巾贞同步周期tv及巾贞同步间隔tvb+tvfp的过程及控制所述时序控制单元生成所述源极控制信号和栅极控制信号的过程进行详细说明。图7示出了上述6个关键时序参数的时序关系图，上述6个关键时序参数的定义及相互间的时序关系为本领域技术人员公知，此处为后续说明更加清楚，对上述6个关键时序参数的定义及相互间关系简要说明如下对于巾贞同步间隔tvb+tvfp,当检测到巾贞同步间隔tvb+tvfp时，即代表一巾贞图像的开始，而当再次检测到巾贞同步间隔tvb+tvfp时，即代表一巾贞图像的结束；类似地，当检测到行同步间隔thb+thfp时，即代表一帧图像中的一行开始，而当再次检测到行同步间隔thb+thfp时，即代表一帧图像中的一行结束。上述6个关键时序参数的时序关系th = thd+thb+thfp(I)tv = tvd+tvb+tvfp(2)本实施例中所述时序控制单元对输入控制信号只有一个约束条件即(tvb+tvfp) > th > (thb+thfp),分析该约束条件,其表示巾贞同步间隔的时间大于行同步周期，行同步周期的时间大于行同步间隔。而从约束条件中各参数的意义及相互关系可知，所述约束条件所表示的逻辑关系对所有TFT-LCD而言，都是保证基本显示的默认条件。因此，除了满足TFT-LCD的默认时序约束条件外，再无其他时序约束条件。从而，对于不同解析度的TFT-IXD，本事实例的时序控制器都是适用的。结合参照图6和图7，当数据使能信号DE为高电平时，它指示一帧图像中新的一行开始，此时第一计数器230a基于时钟信号DCLK开始计数。当数据使能信号DE为低电平时，第一计数器230a停止计数，并将计数值存储至第一寄存器230b，然后第一计数器230a复位到O。此时,第一寄存器230b中的值即表不行显不区域thd,由于是基于时钟信号DCLK计数，所述第一寄存器230b中的值具体为时钟信号DCLK高电平出现的次数。当数据使能信号DE再次为高电平时，第一计数器230a将重新开始计数，并随数据使能信号DE的电平变化，重复所述存储及复位的过程。在第一计数器230a停止计数时，即当数据使能信号DE为低电平时，第二计数器231a开始计数。而当数据使能信号DE为高电平时，第二计数器231a停止计数，并将计数值存储值第二寄存器231b中，然后第二计数器231a复位到O。当数据使能信号DE再次为低电平时，第二计数器231a将重新开始计数，并随数据使能信号DE的电平变化，重复所述存储及复位的过程。第一比较器232会读取第一寄存器230b和第二寄存器231b中的值并进行比较，若第二寄存器231b中的值小于第一寄存器230b中的值，则第一比较器232将第二寄存器231b中的值转存至第三寄存器233中。此时，第三寄存器233中的值即表示行同步间隔thb+thfp，由于是基于时钟信号DCLK计数，所述第三寄存器233中的值具体为时钟信号
DCLK高电平出现的次数；若第二寄存器231b中的值大于第一寄存器230b中的值，则第一比较器232将第二寄存器231b中的值转存至第四寄存器234中。此时，第四寄存器234中的值即表示帧同步间隔tvb+tvfp，由于是基于时钟信号DCLK计数，所述第四寄存器234中的值具体为时钟信号DCLK高电平出现的次数。并且，在后续的过程中，第一比较器232会监控将第二寄存器231b中的值转存至第四寄存器234的次数，当第二次将第二寄存器231b中的值转存至第四寄存器234中时，第一比较器232向第三计数器235a发送指示信号。第三计数器235a接收第一计数器230a的计数结果，基于行显示区域thd进行计数，即对数据使能信号DE出现高电平的次数进行计数，直至收到第一比较器232发送的指示信号。此时，第三计数器235a停止计数，并将计数值存储至第五寄存器235b，然后第三计数器235a复位到0后重新开始计数。此时，第五寄存器235b中的值即表示帧显示区域tvd,由于是基于行显示区域thd计数，所述第五寄存器235b中的值具体为数据使能信号DE高电平出现的次数，而数据使能信号DE单个高电平可以多个时钟信号DCLK高电平出现的次数表示，因此，所述第五寄存器235b中的值可以等同为时钟信号DCLK高电平出现的次数。第一加法器236a会读取第一寄存器230b和第三寄存器233中的值，进行加法运算，并将加法运算的结果存储至第六寄存器236b中。此时，第六寄存器236b中的值为第一寄存器230b和第三寄存器233中的值的和thd+thb+thfp，第六寄存器236b中的值即行同步周期th，由于第一寄存器230b和第三寄存器233中的值都是基于时钟信号DCLK计数获得的，所述第六寄存器236b中的值具体为时钟信号DCLK高电平出现的次数。第二加法器237a会读取第四寄存器234和第五寄存器235b中的值，进行加法运算，并将加法运算的结果存储至第七寄存器237b中。此时，第七寄存器237b中的值为第四寄存器234和第五寄存器235b中的值的和tvd+tvb+tvfp，第七寄存器237b中的值即帧同步周期tv，由于第四寄存器234中的值是基于时钟信号DCLK计数获得的，而第五寄存器235b中的值可以等同为时钟信号DCLK高电平出现的次数，因此，所述第七寄存器237b中的值也可以等同为时钟信号DCLK高电平出现的次数。通过以上过程，获得了时序检测单元在单次检测中所述6个关键时序参数的值。所述第一比较器阵列238会读取第一寄存器230b、第六寄存器236b、第三寄存器233、第四寄存器234、第七寄存器237b及第五寄存器235b获得所述6个关键时序参数，并将所述6个关键时序参数与第一寄存器阵列239中所存储的对应值进行比较，以判断所述6个关键时序参数是否分别相同。具体地，所述第一比较器阵列238中包括多个比较器，以分别执行所述的比较过程；所述第一寄存器阵列239中包括多个寄存器，其数量与所述第一比较器阵列238中的比较器数量对应。所述第一比较器阵列238中的比较器个数可以与关键时序参数的个数相同，本例中为6个；也可以多于关键时序参数的个数，以提供对于更多关键时序参数的支持。对于所述时序检测单元首次检测关键时序参数，第一寄存器阵列239中显然未存储数值，因而所述第一比较器阵列238中各比较器的比较结果也显然为不相同。此时，所述第一比较器阵列238向所述时序控制单兀输出控制信号，并将从第一寄存器230b、第六寄存器236b、第三寄存器233、第四寄存器234、第七寄存器237b及第五寄存器235b中读取的值分别存储至第一寄存器阵列239中的相应寄存器中，通过第一寄存器阵列239中的相应 寄存器向所述时序控制单元输出所述6个关键时序参数。在后续过程中，若所述第一比较器阵列238中有任意一个比较器的比较结果为不相同，所述第一比较器阵列238都会向所述时序控制单元输出控制信号。并且，将从第一寄存器230b、第六寄存器236b、第三寄存器233、第四寄存器234、第七寄存器237b及第五寄存器235b中读取的新的值分别存储至第一寄存器阵列239中的相应寄存器中，通过第一寄存器阵列239中的相应寄存器向所述时序控制单元输出所述6个关键时序参数的更新值。而若所述第一比较器阵列238中所有比较器的比较结果均相同，所述第一比较器阵列238不会向所述时序控制单元输出控制信号，也不会进行对第一寄存器阵列239的存储。更进一步，为保证所述时序检测单元检测关键时序参数的准确性，检测关键时序参数的周期时间应大于3个帧同步周期。相应地，在本发明薄膜晶体管液晶显示器的时序控制器的另一实施例中，所述第一比较器232在第四次将第二寄存器231b中的值转存至第四寄存器234中时，向第一比较器阵列238发送比较启动信号,所述第一比较器阵列238在获得所述比较启动信号后，才开始进行上述的读取寄存器、比较及存储寄存器的过程。同样地，当对所述6个关键时序参数的任意一个比较结果显示不相同时，所述第一比较器阵列238将向所述时序控制单元输出控制信号，并由第一寄存器阵列239向所述时序控制单元输出所述6个关键时序参数的更新值。所述时序检测单元也相应开始一个新的关键时序参数检测周期。需要说明的是，以上说明中以6个关键时序参数的检测为例，但并非对本发明所述时序控制器的限定。多于6个或少于6个关键时序参数的检测同样适用于本发明。相应地，仅需更改所述时序检测单元中的相应计数器、寄存器、加法器等逻辑部件的数量即可。此外，以上虽然是以薄膜晶体管液晶显示器为例，但通过对其他类型的显示器分析可以发现，时序控制信号和图像数据对其他类型的显示器而言也是为了实现图像显示所需的信号，并且行和帧的上述相关时序参数也可以认为是进行图像显示都需要的基本时序参数。因此，所述时序控制器也同样可以适用于其他类型的显示器。以上公开了本发明的多个方面和实施方式，本领域的技术人员会明白本发明的其它方面和实施方式。本发明中公开的多个方面和实施方式只是用于举例说明，并非是对本发明的限定，本发明的真正保护范围和精神应当以权利要求书为准。
权利要求
1.一种用于显示器的时序控制器，包括RGB数据处理单元和时序控制单元，所述时序控制单元用于生成对应所接收的输入控制信号的时序控制信号；所述显示器根据所述时序控制信号和所述RGB数据处理单元输出的图像数据进行图像显示， 其特征在于，还包括时序检测单元，所述时序检测单元用于从所述输入控制信号中检测获得生成所述时序控制信号所需的关键时序参数，以及在检测到所述关键时序参数时，产生启动所述时序控制单元的控制信号； 所述时序控制单元在启动后，在获得所述关键时序参数后，生成对应所接收的输入控制信号的时序控制信号。
2.如权利要求I所述的用于显示器的时序控制器，其特征在于，所述关键时序参数包括行显示区域、行同步周期、行同步间隔、帧显示区域、帧同步周期及帧同步间隔。
3.如权利要求2所述的用于显示器的时序控制器，其特征在于，所述输入控制信号包括数据使能信号和时钟信号；所述时序检测单元包括 行显示区域获取单元，对于所述数据使能信号的高电平进行基于时钟信号的计数，以数据使能信号的高电平基于时钟信号的计数值作为行显示区域的值； 行同步间隔获取单元，与行显示区域获取单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号的计数值小于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为行同步间隔的值； 帧同步间隔获取单元，与行显示区域获取单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号的计数值大于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为帧同步间隔的值； 行同步周期获取单元，与行显示区域获取单元及行同步间隔获取单元相连，将行显示区域的值和行同步间隔的值相加，获得行同步周期的值； 帧显示区域获取单元，与行显示区域获取单元及帧同步间隔获取单元相连，在帧同步间隔获取单元两次获得帧同步间隔的期间，基于行显示区域的值进行计数，获得帧显示区域的值； 帧同步周期获取单元，与帧显示区域获取单元及帧同步间隔获取单元相连，将帧显示区域的值和帧同步间隔的值相加，获得帧同步周期的值。
4.如权利要求2所述的用于显示器的时序控制器，其特征在于，所述显示器包括薄膜晶体管液晶显示器；所述时序控制信号包括源极控制信号和栅极控制信号。
5.如权利要求4所述的用于显示器的时序控制器，其特征在于，所述输入控制信号包括数据使能信号和时钟信号；所述时序检测单元包括 行显示区域获取单元，对于所述数据使能信号的高电平进行基于时钟信号的计数，以数据使能信号的高电平基于时钟信号的计数值作为行显示区域的值； 行同步间隔获取单元，与行显示区域获取单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号的计数值小于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为行同步间隔的值；帧同步间隔获取单元，与行显示区域获取单元相连，对于所述数据使能信号的低电平进行基于时钟信号的计数，在数据使能信号的低电平基于时钟信号的计数值大于数据使能信号的高电平基于时钟信号的计数值时，以数据使能信号的低电平基于时钟信号的计数值作为帧同步间隔的值； 行同步周期获取单元，与行显示区域获取单元及行同步间隔获取单元相连，将行显示区域的值和行同步间隔的值相加，获得行同步周期的值； 帧显示区域获取单元，与行显示区域获取单元及帧同步间隔获取单元相连，在帧同步间隔获取单元两次获得帧同步间隔的期间，基于行显示区域的值进行计数，获得帧显示区域的值； 帧同步周期获取单元，与帧显示区域获取单元及帧同步间隔获取单元相连，将帧显示区域的值和帧同步间隔的值相加，获得帧同步周期的值。
6.如权利要求4所述的用于显示器的时序控制器，其特征在于，所述输入控制信号包 括数据使能信号和时钟信号；所述时序检测单元包括第一计数器、第一寄存器；第二计数器、第二寄存器；第一比较器；第三寄存器；第四寄存器；第三计数器、第五寄存器；第一加法器、第六寄存器；第二加法器、第七寄存器；第一比较器阵列；第一寄存器阵列，其中， 第一计数器和第二计数器的输入端均接收数据使能信号和时钟信号，基于时钟信号分别对数据使能信号的高电平和低电平进行计数； 第一寄存器和第二寄存器的输入端对应连接于第一计数器和第二计数器的输出端，对应接收第一计数器和第二计数器的计数值，第一寄存器中的计数值为行显示区域的值；第一比较器的输入端分别与第一寄存器和第二寄存器的输出端相连，第一比较器的输出端分别与第三寄存器的输入端、第四寄存器的输入端、第三计数器的输入端及第一比较器阵列的控制端相连；第一比较器在第二寄存器的值小于第一寄存器的值时，将第二寄存器中的计数值转存至第三寄存器，第三寄存器中的计数值为行同步间隔的值；反之，第一比较器将第二寄存器中的计数值转存至第四寄存器，第四寄存器中的计数值为帧同步间隔的值；第一比较器在两次将第二寄存器中的计数值转存至第四寄存器时，向第三计数器发送指示信号； 第三寄存器和第四寄存器的输出端与第一比较器阵列的数据输入端相连； 第三计数器的输入端还与第一计数器的输出端相连，第五寄存器的输入端连接于第三计数器的输出端；第三计数器基于行显示区域的值进行计数，在收到所述指示信号后停止计数，将计数值存储至第五寄存器，第五寄存器中的计数值为帧显示区域的值； 第一加法器的输入端分别与第一寄存器的输出端、第三寄存器的输出端相连，第六寄存器的输入端连接于第一加法器的输出端；第一加法器将第一寄存器和第二寄存器中计数值相加，将相加值存储至第六寄存器，第六寄存器中的相加值为行同步周期的值； 第二加法器的输入端分别与第五寄存器的输出端、第四寄存器的输出端相连，第七寄存器的输入端连接于第二加法器的输出端；第二加法器将第五寄存器和第四寄存器中计数值相加，将相加值存储至第七寄存器，第七寄存器中的相加值为帧同步周期的值； 第一比较器阵列的数据输入端还与第一寄存器、第六寄存器、第七寄存器及第五寄存器的输出端相连，第一比较器阵列的数据输出端与第一寄存器阵列的数据输入端相连，控制输出端与所述时序控制单元相连，第一比较器阵列在获得行显示区域、行同步周期、行同步间隔、帧显示区域、帧同步周期及帧同步间隔时，将所获得参数存储值第一寄存器阵列，并向所述时序控制单元输出控制信号； 第一寄存器阵列的数据输出端向所述时序控制单元输出所存储的关键时序参数。
7.如权利要求6所述的用于显示器的时序控制器，其特征在于，所述第一比较器阵列在第一寄存器、第六寄存器、第七寄存器、第五寄存器、第三寄存器和第四寄存器的关键时序参数相对于第一寄存器阵列中的相应关键时序参数有改变时，再次向所述时序控制单元输出控制信号，并以第一寄存器、第六寄存器、第七寄存器、第五寄存器、第三寄存器和第四寄存器的关键时序参数值更新第一寄存器阵列的相应值； 第一寄存器阵列的数据输出端向所述时序控制单元输出更新的所述关键时序参数； 所述时序控制单元在再次启动后，基于更新的所述关键时序参数相应更新所述源极控制信号和栅极控制信号。
8.如权利要求I所述的用于显示器的时序控制器，其特征在于，所述时序检测单元在关键时序参数发生变化时，再次启动所述时序控制单元；所述时序控制单元在启动后，在获得更新的关键时序参数后，相应更新所述时序控制信号。
9.如权利要求4所述的用于显示器的时序控制器，其特征在于，所述时序检测单元在关键时序参数发生变化时，再次启动所述时序控制单元；所述时序控制单元在启动后，在获得更新的关键时序参数后，相应更新所述源极控制信号和栅极控制信号。
10.如权利要求I所述的用于显示器的时序控制器，其特征在于，所述时序控制器集成于所述显示器中。
全文摘要
一种用于显示器的时序控制器，包括RGB数据处理单元和时序控制单元，所述时序控制单元用于生成对应所接收的输入控制信号的时序控制信号；所述显示器根据所述时序控制信号和所述RGB数据处理单元输出的图像数据进行图像显示，还包括时序检测单元，所述时序检测单元用于从所述输入控制信号中检测获得生成所述时序控制信号所需的关键时序参数，以及在检测到所述关键时序参数时，产生启动所述时序控制单元的控制信号；所述时序控制单元在启动后，在获得所述关键时序参数后，生成对应所接收的输入控制信号的时序控制信号。所述时序控制器简化了生成时序控制信号的时序约束，提高了对显示器的适用范围。
文档编号G09G3/36GK102855838SQ20111018309
公开日2013年1月2日 申请日期2011年6月30日 优先权日2011年6月30日
发明者沈岭, 李元 申请人:上海天马微电子有限公司