非晶硅栅驱动扫描电路及其电路单元、平板显示器的制造方法
【专利摘要】本发明公开了一种ASG扫描电路单元、ASG扫描电路及平板显示器，用以实现ASG扫描电路单元的自动复位，以及减小ASG扫描电路单元的面积，提高扫描电路稳定性。该电路单元包括：用于通过薄膜晶体管生成复位信号的自动复位信号生成单元；接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元；接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平的下拉输出单元；用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元；接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平的上拉输出单元。
【专利说明】非晶硅栅驱动扫描电路及其电路单元、平板显示器
【技术领域】
[0001]本发明涉及扫描电路【技术领域】,尤其涉及一种非晶娃栅驱动(Amorphous SiliconGate, ASG)扫描电路单元、ASG扫描电路及平板显示器。
【背景技术】
[0002]现有技术中由7个晶体管T0、T1、T2、T3、T4、T5、T6和2个电容组成的7T2C非晶硅栅驱动ASG扫描电路如图1所示，图2所示为该电路的各信号时序关系图。该电路通过上垃(PU)信号、下拉(PD)信号和时钟信号协作实现移位扫描的功能。其中，PU信号是从Q节点输入，PD信号是从QB节点输入，所述时钟信号包括反相时钟信号(CKB)和正相时钟信号(CK)。而现有技术中ASG扫描电路存在下面两个缺点:
[0003]1.现有电路既需要上级输入信号触发又需要下级输出信号复位，没有自动复位功能，从而导致引线较多。
[0004]2.现有电路需要一个较大的耦合电容Cl来产生下拉信号H)。增加电路面积，提高电路设计难度。现有技术中的另一种完全通过晶体管实现移位寄存功能扫描电路如图3所示，其各信号时序关系如图4所示。该电路也存在下面两个缺点:
[0005]1.既需要上级输入信号触发又需要下级输入信号复位，没有自动复位功能，从而导致引线较多。
[0006]2.虽无需电容，但需 17 个晶体管 Τ1、Τ2、Τ3、Τ4、Τ5、Τ6、Τ7、Τ8、Τ9、Τ10、Τ11、Τ12、Τ13、Τ14、Τ15、Τ16、Τ17，过于复杂。
[0007]综上所述，现有技术中的ASG扫描电路没有自动复位功能，引线较多。需要较大耦合电容产生下拉信号的电路面积较大，电路设计有一定难度，而完全由晶体管实现移位寄存功能的电路设计较复杂。
【发明内容】
[0008]本发明实施例提供了一种非晶硅栅驱动ASG扫描电路单元、ASG扫描电路及平板显示器，用以实现ASG扫描电路单元的自动复位，以及减小ASG扫描电路单元的面积，提高扫描电路稳定性。
[0009]本发明实施例提供的一种ASG扫描电路单元包括:
[0010]自动复位信号生成单元，用于通过薄膜晶体管生成复位信号；
[0011]下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号；
[0012]下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平；
[0013]上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号;
[0014]上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。
[0015]本发明实施例提供的一种非晶硅栅驱动ASG扫描电路，该电路包括多个级联的上述电路单元，其中，每一电路单元的信号输出端OUT与下一级电路单元的信号输入端IN相连。
[0016]本发明实施例提供的一种平板显示器，包括上述ASG扫描电路。
[0017]本发明实施例提供的ASG扫描电路单元包括:用于通过薄膜晶体管生成复位信号的自动复位信号生成单元；用于接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元；用于接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平的下拉输出单元；用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元；用于接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平的上拉输出单元。因此，该ASG扫描电路单元具有自动复位功能，并且可以减少引线的数量。该ASG扫描电路单元通过复位信号的控制产生下拉控制信号，不需要较大的耦合电容产生下拉信号，从而可以减小电路面积，降低电路的设计难度。另外，相对于现有技术中由17个晶体管组成的ASG扫描电路单元，本发明实施例减少了 ASG扫描电路单元中晶体管的数量，简化了电路设计。
【专利附图】
【附图说明】
[0018]图1为现有7T2C ASG扫描电路示意图；
[0019]图2为现有7T2C ASG扫描电路的工作时序示意图；
[0020]图3为现有16T ASG扫描电路示意图；
[0021]图4为现有16T ASG扫描电路的工作时序示意图；
[0022]图5为本发明实施例提供的一种9T3C ASG扫描电路单元示意图；
[0023]图6为本发明实施例提供的图5所示电路单元的工作时序示意图；
[0024]图7为本发明实施例提供的图5所示电路单元的工作时序示意图；
[0025]图8为本发明实施例提供的另一种9T3C ASG扫描电路单元示意图；
[0026]图9为本发明实施例提供的图8所示电路单元的工作时序示意图；
[0027]图10为本发明实施例提供的图5的ASG扫描电路单元加入负载后的仿真结果示意图；
[0028]图11为本发明实施例提供的ASG扫描电路示意图；
[0029]图12为本发明实施例提供的ASG扫描电路模拟结果示意图。
【具体实施方式】
[0030]本发明实施例提供了一种非晶硅栅驱动ASG扫描电路单元、ASG扫描电路及平板显示器，用以实现ASG扫描电路单元的自动复位，以及减小ASG扫描电路单元的面积，提高扫描电路稳定性。
[0031 ] 下面结合附图对本发明实施例提供的技术方案进行描述。
[0032]本发明实施例提供的一种非晶硅栅驱动ASG扫描电路单元，该电路单元包括:
[0033]自动复位信号生成单元，用于通过薄膜晶体管生成复位信号；
[0034]下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号；
[0035]下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平；
[0036]上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号;
[0037]上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。
[0038]其中，所有所述薄膜晶体管为N型薄膜晶体管或者P型薄膜晶体管。
[0039]当所有所述薄膜晶体管为N型薄膜晶体管时，参见图5，本发明实施例提供的一种ASG扫描电路单元包括:用于通过薄膜晶体管生成复位信号的自动复位信号生成单元50 ；接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元51 ;接收所述下拉控制信号，并根据下拉控制信号的控制，将所述ASG扫描电路单元的输出信号拉至低电平的下拉输出单元52 ;用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元53 ;接收所述上拉控制信号，并根据上拉控制信号的控制，将所述ASG扫描电路单兀的输出信号拉至高电平的上拉输出单兀54。
[0040]其中，所述自动复位信号生成单元50，包括:第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3和第一电容Cl ;其中，第一薄膜晶体管Ml的栅极与所述电路单元的信号输入端IN相连，其另外两极(源、漏极)分别连接所述ASG扫描电路单元的低电平输入端VEE和第一节点NI ;第二薄膜晶体管M2的栅极与所述ASG扫描电路单元的反相时钟信号CKB输入端相连，其另外两极分别连接所述ASG扫描电路单元的高电平输入端VDD和所述第一节点NI ;第三薄膜晶体管M3的栅极连接所述第一节点NI，其另外两极分别连接所述ASG扫描电路单元的时钟信号CK输入端和第二节点N2 ;所述第一电容Cl连接在所述第一节点NI和所述第二节点N2之间。
[0041]所述下拉控制信号生成单元51，包括:第四薄膜晶体管M4和第五薄膜晶体管M5 ；其中，第四薄膜晶体管M4的栅极与所述ASG扫描电路单元的信号输入端IN相连，其另外两极分别连接所述ASG扫描电路单元的低电平输入端VEE和下拉控制信号QB输出端；第五薄膜晶体管M5的栅极连接所述第二节点N2，其另外两极分别连接所述ASG扫描电路单元的高电平输入端VDD和下拉控制信号QB输出端。
[0042]所述上拉控制信号生成单元53，包括:第六薄膜晶体管M6和第七薄膜晶体管M7 ；其中，所述第六薄晶体管M6的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所膜述ASG扫描电路单元的低电平输入端VEE和上拉控制信号Q输出端；所述第七薄膜晶体管M7的栅极连接所述ASG扫描电路单元的信号输入端IN，其另外两极分别连接所述ASG扫描电路单兀的高电平输入端VDD和上拉控制信号Q输出端。
[0043]所述下拉输出单元52，包括:第八薄膜晶体管M8和第二电容C2 ;其中，所述第八薄膜晶体管M8的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述ASG扫描电路单元的低电平输入端VEE和所述电路单元的信号输出端OUT ;所述第二电容C2连接在所述下拉控制信号QB输出端和所述ASG扫描电路单元的低电平输入端VEE之间。
[0044]所述上拉输出单元54，包括:第九薄膜晶体管M9和第三电容C3 ;其中，所述第九薄膜晶体管M9的栅极连接所述上拉控制信号Q输出端，其另外两极分别连接所述ASG扫描电路单兀的反相时钟信号CKB输入端和所述ASG扫描电路单兀的信号输出端OUT ;所述第三电容C3连接在所述上拉控制信号Q输出端和所述ASG扫描电路单元的信号输出端OUT之间。
[0045]本发明实施例提供的技术方案使用9T3C ASG扫描电路单元实现移位扫描功能，电路中下拉控制信号QB是通过晶体管M4和M5产生而不是通过电容耦合产生，从而无需大的耦合电容。并且电路可以通过晶体管M1、M2和M3之间的逻辑关系实现自动复位，无需下一级传入的复位信号复位。
[0046]图5所示扫描电路的工作信号的时序关系如图6所示。图中的信号CK与信号CKB为相位相差31的时钟信号；IN为触发信号,他与CK信号的一个脉冲同步；0UT为相对于IN触发信号延时半个周期的输出信号。
[0047]参见图7，图5中的ASG扫描电路单元中的自动复位信号生成单元50中当输入信号IN为高电平时，第一节点NI的信号的电平为负值，此时第二节点N2的信号为低电平。由于第二节点N2的信号通过晶体管M3与时钟信号CK相连，所以该复位信号生成单元50通过晶体管Ml、M2、M3产生与时钟信号CK相似、只是在输入信号(通过信号输入端IN输入的信号)为高电平时保持低电平的信号，即通过第二节点N2输出的信号。下拉控制信号生成单元51通过第二节点N2的信号与晶体管M4和M5生成ASG扫描电路中的下拉控制信号QB。下拉控制信号QB与上拉控制信号生成单兀53的晶体管M6的栅极相连,在输入信号IN为高电平，输出信号OUT为高电平时，上拉控制信号生成单元53通过晶体管M6和M7生成ASG扫描电路单元中的上拉控制信号Q。最后ASG扫描电路单元利用下拉控制信号QB通过输出晶体管M8、上拉控制信号Q通过输出晶体管M9产生扫描信号。该扫描信号周期，上升下降沿受时钟信号CK和CKB的控制。
[0048]当所有所述薄膜晶体管为P型薄膜晶体管时，参见图8，本发明实施例提供的一种ASG扫描电路单元包括:用于通过薄膜晶体管生成复位信号的自动复位信号生成单元80 ；接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元81 ;接收所述下拉控制信号，并根据下拉控制信号的控制，将所述ASG扫描电路单元的输出信号拉至低电平的下拉输出单元82 ;用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元83;接收所述上拉控制信号，并根据上拉控制信号的控制，将所述ASG扫描电路单兀的输出信号拉至高电平的上拉输出单兀84。
[0049]其中，所述自动复位信号生成单元80，包括:第一薄膜晶体管Ml、第二薄膜晶体管M2、第三薄膜晶体管M3和第一电容Cl ;其中，第一薄膜晶体管Ml的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的高电平输入端VDD和第一节点NI ;第二薄膜晶体管M2的栅极与所述电路单元的反相时钟信号CKB输入端相连，其另外两极分别连接所述电路单元的低电平输入端VEE和所述第一节点NI ;第三薄膜晶体管M3的栅极连接所述第一节点NI，其另外两极分别连接所述电路单元的时钟信号输入端CK和第二节点N2 ;所述第一电容Cl连接在所述第一节点NI和所述第二节点N2之间。
[0050]所述下拉控制信号生成单元81，包括:第四薄膜晶体管M4和第五薄膜晶体管M5 ；其中，第四薄膜晶体管M4的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的高电平输入端VDD和下拉控制信号QB输出端；第五薄膜晶体管M5的栅极连接所述第二节点N2，其另外两极分别连接所述电路单元的低电平输入端VEE和下拉控制信号QB输出端。
[0051]所述上拉控制信号生成单元83，包括:第六薄膜晶体管M6和第七薄膜晶体管M7 ；其中，所述第六薄膜晶体管M6的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的高电平输入端VDD和上拉控制信号Q输出端；所述第七薄膜晶体管M7的栅极连接所述电路单元的信号输入端IN，其另外两极分别连接所述电路单元的低电平输入端VEE和上拉控制信号Q输出端。
[0052]所述下拉输出单元82，包括:第八薄膜晶体管M8和第二电容C2 ;其中，所述第八薄膜晶体管M8的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的高电平输入端VDD和所述电路单元的信号输出端OUT ;所述第二电容C2连接在所述下拉控制信号QB输出端和所述电路单元的高电平输入端VDD之间。
[0053]所述上拉输出单元84，包括:第九薄膜晶体管M9和第三电容C3 ;其中，所述第九薄膜晶体管M9的栅极连接所述上拉控制信号Q输出端，其另外两极分别连接所述电路单元的反相时钟信号CKB输入端和所述电路单元的信号输出端OUT ;所述第三电容C3连接在所述上拉控制信号Q输出端和所述电路单元的信号输出端OUT之间。
[0054]参见图9，图8中的ASG扫描电路单元中的自动复位信号生成单元80中当输入信号IN为低电平时，第一节点NI的信号的电平为正值，此时第二节点N2的信号为高电平。由于第二节点N2的信号通过晶体管M3与时钟信号CK相连，所以该复位信号生成单元80通过晶体管Ml、M2、M3产生与时钟信号CK相似、只是在输入信号(通过信号输入端IN输入的信号)为低电平时保持高电平的信号，即通过第二节点N2输出的信号。下拉控制信号生成单元81通过第二节点N2的信号与晶体管M4和M5生成ASG扫描电路中的下拉控制信号QB。下拉控制信号QB与上拉控制信号生成单元83的晶体管M6的栅极相连，在输入信号IN为低电平，输出信号OUT为低电平时，上拉控制信号生成单元83通过晶体管M6和M7生成ASG扫描电路单元中的上拉控制信号Q。最后ASG扫描电路单元利用下拉控制信号QB通过输出晶体管M8、上拉控制信号Q通过输出晶体管M9产生扫描信号。该扫描信号周期，上升下降沿受时钟信号CK和CKB的控制。
[0055]图10为9T3C ASG扫描电路单元中的输出端接入负载后，通过a_Si模型模拟得到的各节点电压信号变化的模拟结果。通过模拟结果可以发现，各节点电压信号的变化与图7所示一致。模拟结果与上文所述内容一致。
[0056]本发明实施例提供的一种非晶硅栅驱动ASG扫描电路，该电路包括多个级联的上述9T3C ASG扫描电路单元，其中，每一电路单元的信号输出端OUT与下一级电路单元的信号输入端IN相连。
[0057]由ASG扫描电路单元组合而成的ASG扫描电路参见图11，ASG扫描电路单元按该图连接对显示面板进行逐行扫描。其中每个ASG扫描电路单元需要与高电平输入端VDD相连，与低电平输入端VEE相连，并且还要输入时钟信号CK和反相时钟信号CKB。每一 ASG扫描电路单兀的信号输出端OUT与下一级ASG扫描电路单兀的信号输入端IN相连,其中上一级ASG扫描电路单元的输出信号OUT作为本级ASG扫描电路单元的触发信号IN。另外，第一级ASG扫描电路单元Cell的信号输出端outl与负载Loading相连；第二级ASG扫描电路单元Celll的信号输出端out2与负载Loadingl相连；第三级ASG扫描电路单元Cell2的信号输出端out3与负载Loading2相连；第四级ASG扫描电路单元Cel 13的信号输出端out4与负载Loading3相连；第五级ASG扫描电路单元Cell4的信号输出端out5与负载Loading4相连；第六级ASG扫描电路单元Cell5的信号输出端out6与负载Loading5相连。图9中第一级ASG扫描电路单兀Cell中的时钟信号CK输入端(以下称为第一时钟信号输入端)连接时钟信号CK线,第一级ASG扫描电路单兀Cell中的反相时钟信号CKB输入端(以下称为第二时钟信号输入端)连接反相时钟信号CKB线。第二级ASG扫描电路单元Celll中的第一时钟信号输入端连接反相时钟信号CKB线,第二级ASG扫描电路单兀Celll中的第二时钟信号输入端连接时钟信号CK线。第三级ASG扫描电路单元Cel 12和第五级ASG扫描电路单元Cell4中的第一时钟信号输入端与第二时钟信号输入端的连接方式与第一级ASG扫描电路单元Cell的第一时钟信号输入端与第二时钟信号输入端的连接方式相同。第四级ASG扫描电路单兀Cel 13和第六级ASG扫描电路单兀Cel 15中的第一时钟信号输入端与第二时钟信号输入端的连接方式与第二级ASG扫描电路单元Celll的第一时钟信号输入端与第二时钟信号输入端的连接方式相同。通过以上连接，该扫描电路可实现对显示面板的逐行扫描。由于该ASG扫描电路中的ASG扫描电路单元有自动复位信号生成单元，所以该ASG扫描电路无需复位号。
[0058]图12为图11所示的ASG扫描电路的模拟结果。图12模拟ASG扫描电路输出节点outl、out2、out3、out4和out5的输出信号波形。从模拟结果可以看到，ASG扫描电路中的ASG扫描电路单元可以依次延时半个时钟信号CK或CKB周期输出触发信号。
[0059]本发明实施例提供的一种平板显示器，该平板显示器包括以上所述的非晶硅栅驱动ASG扫描电路。
[0060]综上所述，本发明实施例提供了一种非晶硅栅驱动ASG扫描电路及其单元电路，该电路单元包括:用于通过薄膜晶体管生成复位信号的自动复位信号生成单元；用于接收所述复位信号，并根据复位信号的控制，生成下拉控制信号的下拉控制信号生成单元；用于接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平的下拉输出单元；用于根据所述下拉控制信号的控制，生成上拉控制信号的上拉控制信号生成单元；用于接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平的上拉输出单元。该ASG扫描电路能够产生自动复位功能，从而可以减少引线的数量。该ASG扫描电路单元通过复位信号的控制产生下拉控制信号，不需要较大的耦合电容产生下拉信号，从而可以减少电路面积，降低电路的设计难度。另外，相对于由17个晶体管组成的电路，本发明实施例减少了晶体管的数量，简化了电路设计。
[0061]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种非晶硅栅驱动ASG扫描电路单元，其特征在于，该电路单元包括: 自动复位信号生成单元，用于通过薄膜晶体管生成复位信号； 下拉控制信号生成单元，接收所述复位信号，并根据复位信号的控制，生成下拉控制信号; 下拉输出单元，接收所述下拉控制信号，并根据下拉控制信号的控制，将所述电路单元的输出信号拉至低电平； 上拉控制信号生成单元，用于根据所述下拉控制信号的控制，生成上拉控制信号； 上拉输出单元，接收所述上拉控制信号，并根据上拉控制信号的控制，将所述电路单元的输出信号拉至高电平。
2.根据权利要求1所述的电路单元，其特征在于，所述自动复位信号生成单元，包括:第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一电容；其中，第一薄膜晶体管的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的低电平输入端VEE和第一节点；第二薄膜晶体管的栅极与所述电路单元的反相时钟信号CKB输入端相连，其另外两极分别连接所述电路单元的高电平输入端VDD和所述第一节点；第三薄膜晶体管的栅极连接所述第一节点，其另外两极分别连接所述电路单元的时钟信号输入端CK和第二节点；所述第一电容连接在所述第一节点和所述第二节点之间。
3.根据权利要求2所述的电路单元，其特征在于，所述下拉控制信号生成单元，包括:第四薄膜晶体管和第五薄膜晶体管；其中，第四薄膜晶体管的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的低电平输入端VEE和下拉控制信号QB输出端；第五薄膜晶体管的栅极连接所述第二节点，其另外两极分别连接所述电路单元的高电平输入端VDD和下拉控制信号QB输出端。
4.根据权利要求3所述的电路单元，其特征在于，所述上拉控制信号生成单元，包括:第六薄膜晶体管和第七薄膜晶体管；其中，所述第六薄膜晶体管的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的低电平输入端VEE和上拉控制信号Q输出端；所述第七薄膜晶体管的栅极连接所述电路单元的信号输入端IN，其另外两极分别连接所述电路单元的高电平输入端VDD和上拉控制信号Q输出端。
5.根据权利要求4所述的电路单元，其特征在于，所述下拉输出单元，包括:第八薄膜晶体管和第二电容；其中，所述第八薄膜晶体管的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的低电平输入端VEE和所述电路单元的信号输出端OUT ;所述第二电容连接在所述下拉控制信号QB输出端和所述电路单元的低电平输入端VEE之间。
6.根据权利要求5所述的电路单元，其特征在于，所述上拉输出单元，包括:第九薄膜晶体管和第三电容；其中，所述第九薄膜晶体管的栅极连接所述上拉控制信号Q输出端，其另外两极分别连接所述电路单元的反相时钟信号CKB输入端和所述电路单元的信号输出端OUT ;所述第三电容连接在所述上拉控制信号Q输出端和所述电路单元的信号输出端OUT之间。
7.根据权利要求1-6任一权项所述的电路单元，其特征在于，所有所述薄膜晶体管为N型薄膜晶体管。
8.根据权利要求1所述的电路单元，其特征在于，所述自动复位信号生成单元，包括:第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一电容；其中，第一薄膜晶体管的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的高电平输入端VDD和第一节点；第二薄膜晶体管的栅极与所述电路单元的反相时钟信号CKB输入端相连，其另外两极分别连接所述电路单元的低电平输入端VEE和所述第一节点；第三薄膜晶体管的栅极连接所述第一节点，其另外两极分别连接所述电路单元的时钟信号输入端CK和第二节点；所述第一电容连接在所述第一节点和所述第二节点之间。
9.根据权利要求8所述的电路单元，其特征在于，所述下拉控制信号生成单元，包括:第四薄膜晶体管和第五薄膜晶体管；其中，第四薄膜晶体管的栅极与所述电路单元的信号输入端IN相连，其另外两极分别连接所述电路单元的高电平输入端VDD和下拉控制信号QB输出端；第五薄膜晶体管的栅极连接所述第二节点，其另外两极分别连接所述电路单元的低电平输入端VEE和下拉控制信号QB输出端。
10.根据权利要求9所述的电路单元，其特征在于，所述上拉控制信号生成单元，包括:第六薄膜晶体管和第七薄膜晶体管；其中，所述第六薄膜晶体管的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的高电平输入端VDD和上拉控制信号Q输出端；所述第七薄膜晶体管的栅极连接所述电路单元的信号输入端IN，其另外两极分别连接所述电路单元的低电平输入端VEE和上拉控制信号Q输出端。
11.根据权利要求10所述的电路单元，其特征在于，所述下拉输出单元，包括:第八薄膜晶体管和第二电容；其中，所述第八薄膜晶体管的栅极连接所述下拉控制信号QB输出端，其另外两极分别连接所述电路单元的高电平输入端VDD和所述电路单元的信号输出端OUT;所述第二电容连接在所述下拉控制信号QB输出端和所述电路单元的高电平输入端VDD之间。
12.根据权利要求11所述的电路单元，其特征在于，所述上拉输出单元，包括:第九薄膜晶体管和第三电容；其中，所述第九薄膜晶体管的栅极连接所述上拉控制信号Q输出端，其另外两极分别连接所述电路单元的反相时钟信号CKB输入端和所述电路单元的信号输出端OUT ;所述第三电容连接在所述上拉控制信号Q输出端和所述电路单元的信号输出端OUT之间。
13.根据权利要求8-12任一权项所述的电路单元，其特征在于，所有所述薄膜晶体管为P型薄膜晶体管。
14.一种非晶硅栅驱动ASG扫描电路，其特征在于，该电路包括多个级联的权利要求1-13任一权项所述的电路单元，其中，每一电路单元的信号输出端OUT与下一级电路单元的信号输入端IN相连。
15.一种平板显示器，其特征在于，该平板显示器包括权利要求14所述的电路。
【文档编号】G09G3/00GK103915049SQ201310178786
【公开日】2014年7月9日 申请日期:2013年5月14日 优先权日:2013年5月14日
【发明者】翟应腾 申请人:上海天马微电子有限公司, 天马微电子股份有限公司