一种改进型选择栅驱动电路的制作方法
【专利摘要】本实用新型是一种改进型选择栅驱动电路，该电路比传统的选择栅驱动电路增加了两个三阱工艺的NMOS晶体管，其中一个NMOS晶体管（第二NMOS管M6）在读取时起到隔离作用，另一个NMOS晶体管（第三NMOS管M7）避免了擦除时电路中出现浮置节点。本实用新型提出的选择栅驱动电路在读取时拥有较短的响应时间，有利于加快读取速度，缩短读取周期，擦除时避免了浮置节点的影响，消除了发生电路功能错误的隐患，提高存储器整体稳定性，增强了存储器的存取性能。
【专利说明】一种改进型选择栅驱动电路
【技术领域】
[0001]本实用新型涉及Flash存储器领域，具体涉及多栅极存储器的选择栅极驱动电路。
【背景技术】
[0002]近年来，非易失性存储器适用于代码及数据存储等大量不同种类的应用中。特别地，Flash存储器在存储图像、声音、音乐和视频等的便携式应用中得到广泛使用。Flash存储器最经典的结构是Intel公司提出的ETOX单管结构，有效减小了存储单元的面积，但却带来了过擦除，位线串扰等一系列问题，不同于单管Flash结构，2-T Flash结构采用存储管与选择管串联的结构，通过选择管对阵列中不需要访问的存储单元进行彻底地关断。2-T结构抗位线串扰能力强，编程和擦除稳定性好，一般适用于对电压、功耗要求严格，但容量低、密度低的场合。2-T Flash结构存储单元中包括两个独立偏置的栅极(选择栅和控制栅)，控制栅极耦合于控制栅极字线而选择栅极耦合于选择栅极字线。存储单元通过控制选择栅极字线和控制栅极字线来进行访问。为此，必须设计出符合要求并且性能优异的选择栅极字线驱动电路，使存储单元能够正确工作。
[0003]在美国专利US005265052A中揭露了一种多电压选择的字线驱动电路，如图1所示，其优点是通过把PMOS隔离晶体管Tl和T2的衬底和选择开关SWl的输出相连，使得PMOS晶体管Tl和T2衬底和扩散区的PN结始终反偏实现了负压的产生。但这种交叉耦合的结构抗电路干扰的能力较差，电路稳定性不高，容易产生错误输出到字线。
[0004]目前使用较多的选择栅驱动电路如图2所示，通过一个信号控制端CHIPERASE，以及三个电压输入端口 WELL、VPPSG和VNNSG控制输出到SG端的电压。电压输入端口的正高压或负高压可以来自存储器内部的charge pump电路。其电本身存在一些缺陷。在读取状态时，SG端应该输出由电压输入端口 VNNSG提供的负低压，而WELL和VPPSG端应输出高电平vdd，XD变为高电平后，M4管关断，SG从vdd下降到负低压，由于M6管没有一直关断，造成SGB端电压不稳定，影响了 SG电压下降的速度，对存储器整体的读取速度产生了影响。在擦除状态时，CHIPERASE端接高电平vdd，导致M5管关断，SGB节点(M7管的栅极)浮置，影响电路的性能，易使SG端输出错误的电压。
实用新型内容
[0005]本实用新型的目的在于克服现有技术存在的问题，提供一种改进型选择栅驱动电路。
[0006]为实现上述技术目的，达到上述技术效果，本实用新型通过以下技术方案实现:
[0007]—种改进型选择栅驱动电路，包括第一信号端WELL、第二信号端VPPSG、第三信号端CHIPERASE、第四信号端VNNSG、译码器输出端XD和信号输出端SG ；
[0008]以及通过栅极连接译码器输出端XD的第一 NMOS管Ml、第一 PMOS管M2，所述第一NMOS管Ml的漏极连接第一反向器Il的输入端和第二 PMOS管M3的漏极；
[0009]所述第一反向器Il的输出端连接第二 PMOS管M3的栅极和第三PMOS管M4的栅极；
[0010]所述第三PMOS管M4的源极连接第二信号端VPPSG，漏极连接信号输出端SG、第四NMOS管M8的栅极和第五NMOS管M9的漏极，衬底连接第一信号端WELL ；
[0011]所述第一信号端WELL分别连接第四PMOS管M5的衬底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的栅极接第三信号端CHIPERASE ；
[0012]所述第五NMOS管M9的的源极与P阱相连，并且同时连接第四NMOS管M8的源极与P阱以及第四信号端VNNSG ；
[0013]其特征在于，还包括有第二 NMOS管M6和第三NMOS管M7 ；
[0014]所述第二 NMOS管M6的漏极分别连接第四PMOS管M5的漏极、第三NMOS管M7的漏极和第五NMOS管M9的栅极，并且在连接节点处形成SGB节点，第二 NMOS管M6的N阱连接第一信号端WELL，P阱连接第四信号端VNNSG，第二 NMOS管M6的栅极连接第一 NMOS管Ml的漏极，第二 NMOS管M6的源极连接第三NMOS管M7的源极；
[0015]所述第三NMOS管M7的N阱连接第一信号端WELL，P阱连接所述第四信号端VNNSG，第三NMOS管M7的源极连接第四NMOS管M8的漏极，第三NMOS管M7的栅极连接所以第三信号端 CHIPERASE。
[0016]进一步的，所述第二 NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9为三阱工艺高压NMOS管。
[0017]进一步的，所述三阱工艺高压NMOS管包括漏极端D，栅极端G，源极端S、PffI端和NWD端，其中PWI端连接P阱，PffI端经过一个寄生二极管与NWD端相连，NWD端接N阱。
[0018]进一步的，所述第三PMOS管M4和所述第四PMOS管M5为耐高压的PMOS管。
[0019]进一步的，该驱动电路根据各信号端电平变化包括编程状态、读取状态和擦除状态。
[0020]本实用新型的有益效果是:
[0021]1、增加了第二 NMOS管M6，在读取状态时起到隔离SGB节点与第四NMOS管M8的作用，第一信号端WELL与第二信号端VPPSG接高电平vdd，第三信号端CHIPERASE为低电平vdd，第四信号端VNNSG负低压，使得被选中的存储单元SGB节点不受高压NMOS管M8短时开启的影响，一直维持在vdd,加快了信号输出端SG的放电速度,使得信号输出端SG能够更快地到达所需的负低压，同时，这也有助于缩短读取周期，提供存储器的读取性能。
[0022]2、增加了第三NMOS管M7，在擦除状态时，第一信号端WELL与第二信号端VPPSG接正高压，第四信号端VNNSG接低电平，第三信号端CHIPERASE为高电平vdd，使得所述第三NMOS管M7开启，SGB节点通过第三NMOS管M7和第四NMOS管M8放电到低电平，使得第五NMOS管M9关断，信号输出端SG输出擦除所需的正高压，这里SGB节点不再浮置，保证了电路功能的正确性，使得存储器擦除功能的稳定性得到增强，提升了存储器的整体性能。
【专利附图】
【附图说明】
[0023]图1为美国专利US005265052A中公开的一种多电压选择的字线驱动电路示意图；
[0024]图2为传统的选择栅驱动电路示意图；
[0025]图3为本实用新型的选择栅驱动电路示意图；
[0026]图4为本实用新型三阱工艺的NMOS管示意图；
[0027]图5为本实用新型的选择栅驱动电路与传统选择栅驱动电路读取时输出端响应时间的对比示意图。
【具体实施方式】
[0028]下面将参考附图并结合实施例，来详细说明本实用新型。
[0029]如图3所示，一种改进型选择栅驱动电路，包括第一信号端WELL、第二信号端VPPSG、第三信号端CHIPERASE、第四信号端VNNSG、译码器输出端XD和信号输出端SG。
[0030]其中，第一 NMOS管Ml的栅极接译码器输出信号XD，第一 NMOS管Ml的源极接地，第一 NMOS管Ml的漏极与第一 PMOS管M2的漏极相连，第一 PMOS管M2的栅极接译码器输出信号XD，第一 PMOS管M2的源极接电源电压vdd。第二 PMOS管M3的栅极与第一反向器Il的输出端相连，第二 PMOS管M3的源极接电源电压vdd，第二 PMOS管M3的漏极与所述第一 NMOS管的漏极相连。第一反相器Il的输入端与第一 NOMS管Ml的漏极相连，第一反相器Il的输出端与第二 PMOS管M3的栅极相连。第三PMOS管M4与第四PMOS管M5均为耐高压的PMOS管。第三PMOS管M4的栅极与第一反相器Il的输出端相连，第三PMOS管M4的源极接第二信号端VPPSG，第三PMOS管M4的漏极接信号输出端SG，第三PMOS管M4的衬底接第一信号端WELL。第四PMOS管M5的栅极接第三信号端CHIPERASE，第四PMOS管M5的源极与第三PMOS管M4的栅极相连，第四PMOS管M5的漏极与第三NMOS管M7的漏极相连，第四PMOS管M5的衬底与第一信号端WELL相连。第二 NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9是三阱工艺的高压NMOS管，其结构如图4所示，D端是整体器件的漏极，G端是整体器件的栅极，S端是整体器件的源极，PffI端接P阱，PffI经过一个寄生二极管与NWD端相连，NWD端接N阱。第二 NMOS管M6的栅极与第一 NMOS管Ml的漏极相连，第二 NMOS管M6的漏极与第四PMOS管M5的漏极相连，第二 NMOS管M6的源极与第三NMOS管M7的源极相连，第二 NMOS管M6的P阱与第四信号端VNNSG相连，第二 NMOS管M6的N阱与第一信号端WELL相连。第三NMOS管M7的栅极接第三信号端CHIPERASE，第三NMOS管M7的漏极与第四PMOS管M5的漏极相连，第三NMOS管M7的源极与第二 NMOS管M6的源极相连，第三NMOS管M7的P阱接第四信号端VNNSG，第三NMOS管M7的N阱接所述第一信号端WELL。第四NMOS管M8的栅极信号输出端SG，第四NMOS管M8的漏极与第三NMOS管M7的源极相连，第四NMOS管M8的源极接第四信号端VNNSG，第四NMOS管M8的P阱接所述第四信号端VNNSG，第四NMOS管M8的N阱接第一信号端WELL。第五NMOS管M9的栅极与第四PMOS管M5的漏极相连。第五NMOS管M9的漏极接信号输出端SG，第五NMOS管M9的源极接第四信号端VNNSG，第五NMOS管M9的P阱接第四信号端VNNSG，第五NMOS管M9的N阱接所述第一信号端WELL。
[0031]上述为本实施例具体电路结构，继续参照图3:
[0032]编程状态时，第一信号端WELL和第二信号端VPPSG接高电平vdd，第三信号端CHIPERASE接低电平(0v)，第四信号端VNNSG接负高压；当存储单元被选中时，译码器输出端XD输出高电平vdd，则反向器11也输出高电平vdd，使得第三PMOS管M4关断；由于第三信号端CHIPERASE接低电平，故第四PMOS管M5开启，使得节点SGB维持在高电平，SGB节点是第五NMOS管M9的栅极，导致第五NMOS管M9开启，信号输出端SG随第四信号端VNNSG充电到编程所需的负高压。
[0033]读取状态时，第一信号端WELL和第二信号端VPPSG接高电平vdd，第三信号端CHIPERASE接低电平(0v)，第四信号端VNNSG在存储单元被选中后维持一段时间的低电平(Ov)随后被boost到负高低压；当存储单元被选中时，译码器输出端XD输出高电平vdd，则反向器11也输出高电平vdd，使得第三PMOS管M4关断；由于第三信号端CHIPERASE接低电平，故第四PMOS管M5开启，隔离第二 NMOS管M6关断，使得节点SGB维持在高电平，SGB节点是第五NMOS管M9的栅极，导致第五NMOS管M9开启，信号输出端SG随第四信号端VNNSG充电到编程所需的负低压。
[0034]擦除状态时，第一信号端WELL和第二信号端VPPSG接正高压，第三信号端CHIPERASE接高电平vdd，第四信号端VNNSG接低电平(Ov) ;Flash存储器采用整块擦除，由于第二信号端VPPSG接正高压，使得第三PMOS管M4开启；信号输出端SG随第二信号端VPPSG被充电到编程所需的正高压。
[0035]本实用新型的原理:
[0036]增加了第二 NMOS管M6，在读取状态时起到隔离SGB节点与所述第四NMOS管M8的作用，第一信号端WELL与第二信号端VPPSG接高电平vdd，第三信号端CHIPERASE为低电平vdd，第四信号端VNNSG负低压，使得被选中的存储单元SGB节点不受高压NMOS管M8短时开启的影响，一直维持在vdd,加快了信号输出端SG的放电速度,使得信号输出端SG能够更快地到达所需的负低压。同时，这也有助于缩短读取周期，提供存储器的读取性能。图5所示为本实用新型(虚线)与现有技术在读取状态时信号输出端SG放电到所需负低压的时间对比图(采用两级放电)，从图中可明显看出本实用新型具有较快的放电速度。
[0037]增加了第三NMOS管M7，在擦除状态时，所述第一信号端WELL与所述第二信号端VPPSG接正高压，所述第四信号端VNNSG接低电平，所述第三信号端CHIPERASE为高电平vdd,使得所述第三NMOS管M7开启，SGB节点通过所述第三NMOS管M7和所述第四NMOS管M8放电到低电平，使得所述第五NMOS管M9关断，信号输出端SG输出擦除所需的正高压。这里SGB节点不再浮置，保证了电路功能的正确性，使得存储器擦除功能的稳定性得到增强，提升了存储器的整体性能。
[0038]以上所述仅为本实用新型的优选实施例而已，并不用于限制本实用新型，对于本领域的技术人员来说，本实用新型可以有各种更改和变化。凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
【权利要求】
1.一种改进型选择栅驱动电路，包括第一信号端WELL、第二信号端VPPSG、第三信号端CHIPERASE、第四信号端VNNSG、译码器输出端XD和信号输出端SG ； 以及通过栅极连接译码器输出端XD的第一 NMOS管Ml、第一 PMOS管M2，所述第一 NMOS管Ml的漏极连接第一反向器Il的输入端和第二 PMOS管M3的漏极； 所述第一反向器Il的输出端连接第二 PMOS管M3的栅极和第三PMOS管M4的栅极； 所述第三PMOS管M4的源极连接第二信号端VPPSG，漏极连接信号输出端SG、第四NMOS管M8的栅极和第五NMOS管M9的漏极，衬底连接第一信号端WELL ； 所述第一信号端WELL分别连接第四PMOS管M5的衬底、第四NMOS管M8的N阱和第五NMOS管M9的N阱，所述第四PMOS管M5的栅极接第三信号端CHIPERASE ； 所述第五NMOS管M9的的源极与P阱相连，并且同时连接第四NMOS管M8的源极与P阱以及第四信号端VNNSG ; 其特征在于，还包括有第二 NMOS管M6和第三NMOS管M7 ； 所述第二 NMOS管M6的漏极分别连接第四PMOS管M5的漏极、第三NMOS管M7的漏极和第五NMOS管M9的栅极，并且在连接节点处形成SGB节点，第二 NMOS管M6的N阱连接第一信号端WELL，P阱连接第四信号端VNNSG，第二 NMOS管M6的栅极连接第一 NMOS管Ml的漏极，第二 NMOS管M6的源极连接第三NMOS管M7的源极； 所述第三NMOS管M7的N阱连接第一信号端WELL，P阱连接所述第四信号端VNNSG，第三NMOS管M7的源极连接第四NMOS管M8的漏极，第三NMOS管M7的栅极连接所以第三信号端 CHIPERASE。
2.根据权利要求1所述的改进型选择栅驱动电路，其特征在于，所述第二NMOS管M6、第三NMOS管M7、第四NMOS管M8、第五NMOS管M9为三阱工艺高压NMOS管。
3.根据权利要求2所述的改进型选择栅驱动电路，其特征在于，所述三阱工艺高压NMOS管包括漏极端D，栅极端G，源极端S、PffI端和NWD端，其中PWI端连接P阱，PffI端经过一个寄生二极管与NWD端相连，NWD端接N阱。
4.根据权利要求1所述的改进型选择栅驱动电路，其特征在于，所述第三PMOS管M4和所述第四PMOS管M5为耐高压的PMOS管。
5.根据权利要求1所述的改进型选择栅驱动电路，其特征在于，该驱动电路根据各信号端电平变化包括编程状态、读取状态和擦除状态。
【文档编号】G11C16/26GK204178727SQ201420553640
【公开日】2015年2月25日 申请日期:2014年9月25日 优先权日:2014年9月25日
【发明者】翁宇飞, 李力南, 姜伟, 李二亮, 胡玉青 申请人:苏州宽温电子科技有限公司