像素电路的制作方法

像素电路的制作方法
【专利摘要】一种像素电路由五个晶体管、二个电容及一个有机发光二极管所组成。第一及第三晶体管的第一端皆电性耦接至第一电源电压。第二晶体管的第一端电性耦接至第一晶体管的第二端与第四晶体管的第一端，第二晶体管的第二端电性耦接至第五晶体管的第二端与第一电容的第一端，且透过有机发光二极管电性耦接至第二电源电压，第二晶体管的控制端电性耦接至第四晶体管的第二端与第二电容的第一端。第三晶体管的第二端电性耦接至第一及第二电容的第二端。
【专利说明】像素电路
【技术领域】
[0001]本发明是有关于一种有机发光二极管的显示【技术领域】，尤其是有关于一种有机发光二极管的像素电路。
【背景技术】
[0002]有机发光二极管(Organic Light Emitting Diode, 0LED)显示装置中的每一个像素电路一般以二个晶体管搭配一个电容来控制有机发光二极管的亮度表现。但是现有像素电路于电路设计上往往会造成面板显示不均匀的问题，以图1来说明之。
[0003]图1即为传统像素电路的示意图。如图1所示，此种像素电路100 —般是由二个晶体管101与102、一个电容103以及有机发光二极管110所组成。每一晶体管皆具有第一端、第二端以及控制端。晶体管101的第一端直接电性耦接至电源电压0VDD。晶体管102的第一端因电性耦接关系而接收显示数据DATA，晶体管102的第二端电性耦接至晶体管101的控制端，晶体管102的控制端因电性耦接关系而接收扫描信号SCAN。电容103的一端直接电性耦接至晶体管101的第一端与电源电压0VDD，电容103的另一端直接电性耦接至晶体管102的第二端与晶体管101的控制端。有机发光二极管110的阳极电性耦接至晶体管101的第二端，而有机发光二极管110的阴极则直接电性耦接至另一电源电压0VSS。这样的像素电路架构通过晶体管101的控制端(即为接点G)与晶体管101的第二端(即为接点S)间的跨压Ves控制流过晶体管101的电流大小，即流过有机发光二极管110的像素电流Ι.>=Κ* (Vgs-1 Vth I)2。在此例中，K为常数，Vgs的大小相关于电源电压OVDD与显示数据DATA的电压大小，Vth为晶体管101的临界电压(Threshold Voltage)。
[0004]然而，由于这种有机发光二极管显示装置中的电源电压OVDD透过金属线将每一个像素电路互相电性耦接一起，当驱动有机发光二极管110发亮时，因金属线上本身具有阻抗，所以会有电源电压降(IR-drop)的存在，使得每一个像素电路所接收的电源电压OVDD产生差异而造成每一个像素电路的像素电流I_D会有差异，使得流过每一个有机发光二极管110的电流不同而其所发出的亮度就会不同，进而造成面板显示不均匀的问题。另夕卜，由于工艺的影响，每一个像素电路中的晶体管101的临界电压Vth均不相同，导致有机发光二极管显示装置中的每一个像素电路的像素电流Imd会有差异，使得流过每一个有机发光二极管110的电流不同而其所发出的亮度就会不同，亦会造成面板显示不均匀的问题。
[0005]此外，有机发光二极管110随着长时间的操作以及材料的衰变，使得有机发光二极管110的电阻值增加，进而使得有机发光二极管110的跨压上升。由于在有机发光二极管110的跨压上升的情况下，将迫使晶体管101的第二端(接点S)的电压上升，进而使晶体管101的控制端与第二端间的跨压Ves下降。因此在晶体管101的控制端与第二端间的跨压Ves下降的情况下，流过晶体管101的电流也会变小，使得像素电路的像素电流1_下降，进而造成有机发光二极管110所发出的亮度下降。如此一来，导致面板的整体显示亮度下降。
【发明内容】

[0006]本发明提供一种像素电路，其可改善面板显示不均匀的问题。
[0007]本发明提出一种像素电路，其包括有第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第一电容、第二电容以及有机发光二极管。第一晶体管具有第一端、第二端与控制端，第一晶体管的第一端电性耦接至第一电源电压。第二晶体管具有第一端、第二端与控制端，第二晶体管的第一端电性耦接至第一晶体管的第二端，第二晶体管的第二端透过有机发光二极管电性耦接至第二电源电压。第一电容具有第一端与第二端，第一电容的第一端电性耦接至第二晶体管的第二端。第三晶体管具有第一端、第二端与控制端，第三晶体管的第一端电性耦接至第一电源电压，第三晶体管的第二端电性耦接至第一电容的第二端。第二电容具有第一端与第二端，第二电容的第一端电性耦接至第二晶体管的控制端，而第二电容的第二端电性耦接至第一电容的第二端。第四晶体管具有第一端、第二端与控制端，第四晶体管的第一端电性耦接至第二晶体管的第一端，第四晶体管的第二端电性耦接至第二晶体管的控制端。第五晶体管具有第一端、第二端与控制端，第五晶体管的第二端电性耦接至第二晶体管的第二端。
[0008]本发明解决前述问题的方式，乃是以五个晶体管、二个电容及一个有机发光二极管来进行像素电路结构的设计。借着这种像素电路结构的设计，可使流过有机发光二极管的像素电流相关于有机发光二极管的临界电压和显示数据，而与电源电压及晶体管的临界电压完全无关。因此，本发明实施例提出的像素电路及采用此像素电路的显示装置可有效地改善面板显示不均匀的问题以及有机发光二极管的材料衰变的问题，以提供高质量的显示画面，进而达到本发明的目的。
[0009]为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
【专利附图】

【附图说明】
[0010]图1为传统像素电路的示意图；
[0011]图2为依照本发明一实施例的像素电路的示意图；
[0012]图3绘示图2所示像素电路的各个信号的时序图；
[0013]图4(A)绘示图2所示像素电路于重置期间时的电路状态图；
[0014]图4(B)绘示有机发光二极管的电流-电压特性曲线图；
[0015]图4(C)绘示图2所示像素电路于充电期间时的电路状态图；
[0016]图4(D)绘示图2所示像素电路于写入期间时的电路状态图；
[0017]图4(E)绘示图2所示像素电路于发光期间时的电路状态图；
[0018]图5绘示图2所示像素电路的各个信号的另一实施例；
[0019]图6为依照本发明另一实施例的像素电路的示意图；
[0020]图7绘示图6所示像素电路的各个信号的时序图；
[0021]图8绘示图6所示像素电路的各个信号的另一实施例；
[0022]图9绘示为依照本发明一实施例的一种显示装置的示意图。
[0023]其中，附图标记
[0024]100、200、600:像素电路[0025]101、102、201、202、204、206、207、601、602、604、606、607:晶体管
[0026]103、203、205、603、605:电容
[0027]110、210、610:有机发光二极管
[0028]OVDD、OVSS:电源电压
[0029]EM:致能脉冲信号
[0030]SW:开关脉冲信号
[0031]COM:共同脉冲信号
[0032]DATA:显示数据
[0033]SCAN:扫描脉冲信号
[0034]Iqled:像素电流
[0035]G、S:接点
[0036]R:重置期间
[0037]T:充电期间
[0038]W:写入期间
[0039]E:发光期间
[0040]VSO:有机发光二极管的临界电压
[0041]V0LED_R:有机发光二极管于重置期间时的跨压减去有机发光二极管的临界电压所得的电压
[0042]V0LED_E:有机发光二极管于发光期间时的跨压减去有机发光二极管的临界电压所得的电压
[0043]DH:数据保存期间
[0044]900:显示装置
[0045]910:数据驱动电路
[0046]911:数据线
[0047]920:扫描驱动电路
[0048]921:致能信号线
[0049]922:开关信号线
[0050]923:共同信号线
[0051]924:扫描信号线
[0052]930:电源电压供应电路
[0053]931、932:电源线
[0054]940:显示面板
[0055]941:像素电路
【具体实施方式】
[0056]图2为依照本发明一实施例的像素电路的示意图。请参照图2，此像素电路200由晶体管201、晶体管202、电容203、晶体管204、电容205、晶体管206、晶体管207以及有机发光二极管210所组成。而上述五个晶体管皆具有第一端、第二端与控制端，而上述二个电容皆具有第一端与第二端。晶体管201的第一端电性耦接至电源电压0VDD，晶体管201的控制端因电性耦接关系而接收致能脉冲信号EM。晶体管202的第一端电性耦接至晶体管201的第二端，晶体管202的第二端透过有机发光二极管210电性耦接至电源电压OVSS。电容203的第一端电性耦接至晶体管202的第二端。晶体管204的第一端电性耦接至电源电压OVDD,即晶体管204的第一端电性耦接至电源电压OVDD与晶体管201的第一端，晶体管204的第二端电性耦接至电容203的第二端，晶体管204的控制端因电性耦接关系而接收开关脉冲信号SW。电容205的第一端电性耦接至晶体管202的控制端，而电容205的第二端电性耦接至电容203的第二端，即电容205的第二端电性耦接至电容203的第二端与晶体管204的第二端。晶体管206的第一端电性耦接至晶体管202的第一端，即晶体管206的第一端电性耦接至晶体管202的第一端与晶体管201的第二端，晶体管206的第二端电性耦接至晶体管202的控制端，即晶体管206的第二端电性耦接至电容205的第一端与晶体管202控制端，晶体管206的控制端因电性耦接关系而接收共同脉冲信号COM。晶体管207的第二端电性耦接至晶体管202的第二端，即晶体管207的第二端电性耦接至晶体管202的第二端、电容203的第一端与有机发光二极管210的阳极,晶体管207的第一端因电性稱接关系而接收显示数据DATA，晶体管207的控制端因电性耦接关系而接收扫描脉冲信号SCAN。有机发光二极管210的阳极电性耦接至晶体管202的第二端，而有机发光二极管210的阴极则电性耦接至电源电压OVSS。在此例中，上述的电源电压OVDD的大小为大于电源电压OVSS的大小，且上述五个晶体管201、202、204、206与207皆为N型晶体管，并以N型薄膜晶体管来实现。此外，上述有机发光二极管210的阳极电性耦接至晶体管202的第二端，而有机发光二极管210的阴极则电性耦接至电源电压0VSS。
[0057]图3绘示图2所示像素电路的各个信号的时序图。在图3中，标示与图2的标示相同者表示为相同的信号。此外，在图3中，以R来表示为像素电路200的重置期间，以T来表示为像素电路200的充电期间，以W来表示为像素电路200的写入期间，以E来表示为像素电路200的发光期间。从图3更可得知，充电期间T是在重置期间R之后，写入期间W是在充电期间T之后、而发光期间E则是在写入期间W之后。然后，再另一个时序下，再重复上述的次序，如:R、T、W及E。另外，在此例中，致能脉冲信号EM、开关脉冲信号SW、共同脉冲信号COM、扫描脉冲信号SCAN以及扫描脉冲信号SCAN皆具有高电位状态与低电位状态。
[0058]请同时参照图2与图3。在重置期间R中，致能脉冲信号EM、开关脉冲信号SW与共同脉冲信号COM皆呈现高电位状态，而仅有扫描脉冲信号SCAN则呈现低电位状态。由于致能脉冲信号EM、开关脉冲信号SW与共同脉冲信号COM皆呈现高电位状态，将使得晶体管201、晶体管204与晶体管206各自依据其控制端所接收的信号而呈现导通状态。而由于扫描脉冲信号SCAN呈现低电位状态，则将使得晶体管207依据其控制端所接收的信号而呈现关闭状态。因此，像素电路200可以进一步依照图4(A)所示的电路状态来进行重置动作。
[0059]图4(A)绘示图2所示像素电路于重置期间R时的电路状态图。以图4(A)的例子来说，此时接点G的电压大小与接点S的电压大小可分别由下列式(I)与式(2)来表示:
[0060]Vg = OVDD......(I)
[0061]Vs = Vso + Volede......(2)
[0062]其中，Ve表示为接点G的电压大小，Vs表示为接点S的电压大小。请一并参照图4(B)，其为有机发光二极管210的电流-电压特性曲线图。在图4(B)中，标示Vstj表示为有机发光二极管210的临界电压，标示Vmd κ表示为有机发光二极管210于重置期间R时的跨压减去有机发光二极管210的临界电压所得的电压，而标示V_D E则表示为有机发光二极管210于发光期间E时的跨压减去有机发光二极管210的临界电压VS()所得的电压。而从式(I)可得知，此时晶体管202的控制端(即接点G)的电压大小相关于电源电压OVDD。另外，从式(2)可得知，此时晶体管202的第二端(即接点S)的电压大小则相关于有机发光二极管210的临界电压和有机发光二极管210于重置期间R时的跨压减去有机发光二极管210的临界电压Vsq所得的电压Vmd κ。
[0063]请再同时参照图2与图3。在充电期间T中，致能脉冲信号EM与扫描脉冲信号SCAN皆呈现低电位状态，而开关脉冲信号SW与共同脉冲信号COM则呈现高电位状态。由于致能脉冲信号EM与扫描脉冲信号SCAN皆呈现低电位状态，将使得晶体管201与晶体管207各自依据其控制端所接收的信号而呈现关闭状态。而由于开关脉冲信号SW与共同脉冲信号COM皆呈现高电位状态，则将使得晶体管204与晶体管206各自依据其控制端所接收的信号而呈现导通状态。因此，像素电路200可以进一步依照图4(C)所示的电路状态来进行充电动作。
[0064]图4(C)绘示图2所示像素电路于充电期间T时的电路状态图。以图4(C)的例子来说，此时接点G的电压大小与接点S的电压大小可分别由下列式(3)与式(4)来表示:
[0065]Vg = Vso + Vth......(3)
[0066]Vs = Vs0......(4)`[0067]其中，Vsq表示为有机发光二极管210的临界电压，而Vth则表示为晶体管202的临界电压。也就是说，从式⑶可得知，此时晶体管202的控制端(即接点G)的电压大小相关于有机发光二极管210的临界电压VS()和晶体管202的临界电压VTH。而从式(4)可得知，此时晶体管202的第二端(即接点S)的电压大小则相关于有机发光二极管210的临界电压^^。进一步来说，从图4(C)可看出，在充电期间T中，接点G会朝向接点S进行放电动作，使得接点S的电压Vs大小会持续降低，然后降到有机发光二极管210的临界电压VS()大小而使有机发光二极管210呈现关闭状态。同样地，晶体管202的控制端与第二端间的跨压(即Ves电压)亦会持续下降，然后降到晶体管202的临界电压Vth大小而使晶体管202亦呈现关闭状态。
[0068]请再同时参照图2与图3。在写入期间W中，致能脉冲信号EM与共同脉冲信号COM皆呈现低电位状态，而开关脉冲信号SW与扫描脉冲信号SCAN则呈现高电位状态。由于致能脉冲信号EM与共同脉冲信号COM皆呈现低电位状态，将使得晶体管201与晶体管206各自依据其控制端所接收的信号而呈现关闭状态。而由于开关脉冲信号SW与扫描脉冲信号SCAN皆呈现高电位状态，则将使得晶体管204与晶体管207各自依据其控制端所接收的信号而呈现导通状态。因此，像素电路200可以进一步依照图4(D)所示的电路状态来进行写入动作。
[0069]图4(D)绘示图2所示像素电路于写入期间W时的电路状态图。以图4(D)的例子来说，此时接点G的电压大小与接点S的电压大小可分别由下列式(5)与式(6)来表示:
[0070]Vg = Vso + Vth……(5)
[0071]Vs = Vdata……(6)
[0072]其中，Vdata表示为显示数据的电压。也就是说，从式(5)可得知，此时晶体管202的控制端(即接点G)的电压大小相关于有机发光二极管210的临界电压VS()和晶体管202的临界电压VTH。而从式(6)可得知，此时晶体管202的第二端(即接点S)的电压大小则相关于显示数据的电压Vdata大小。进一步来说，从图4(D)可看出，在写入期间W中，因为晶体管204的导通，使得电容203的第二端与电容205的第二端间的电压维持于电源电压OVDD大小，所以接点G的电压依然维持于充电期间T时的有机发光二极管210的临界电压Vaj大小加上晶体管202的临界电压Vth大小，而接点S的电压会从有机发光二极管210在充电期间T时的临界电压Vstj大小改变为显示数据的电压Vdata大小。
[0073]请再同时参照图2与图3。在发光期间E中，仅有致能脉冲信号EM呈现高电位状态，而开关脉冲信号SW、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现低电位状态。由于致能脉冲信号EM呈现高电位状态，将使得晶体管201依据其控制端所接收的信号而呈现导通状态。而由于开关脉冲信号SW、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现低电位状态，则将使得晶体管204、晶体管206与晶体管207各自依据其控制端所接收的信号而呈现关闭状态。因此，像素电路200可以进一步依照图4(E)所示的电路状态来进行发光动作。
[0074]图4(E)绘示图2所示像素电路于发光期间E时的电路状态图。以图4(E)的例子来说，此时接点G的电压大小与接点S的电压大小可分别由下列式(7)与式(8)来表示:
[0075]Vg = Vso + Vth + ΔVs......(7)
[0076]Vs = Vso + Voled e ……(8)
[0077]其中，AVs= Vse — Vsff = (Vso + Volede) — Vdata, AVs 即为接点 S 由写入期间 W 进行至发光期间E的电压变化量，也就是Λ Vs = Vse - Vsff, Vse表示为接点S于发光期间E时的电压大小，也就是Vse = Vso + Voled e, Vsff则表示为接点S于写入期间W时的电压大小，也就是Vsw = VDATA。进一步来说，从图4(E)可看出，在发光期间E中，因为晶体管204的关闭，使得二个电容203与205呈现串联状态，所以接点S的电压会与接点G的电压同步变化。如此，当接点S的电压上升时，接点G的电压亦会同步上升，而当接点S的电压下降时，接点G的电压亦会同步下降。此时 ，晶体管202的控制端与第二端间的跨压(即Ves电压)大小可整理为下列式(9):
[0078]Vgs 一 Vth 十 Vso 一 Vdata......(9)
[0079]而流过有机发光二极管210的电流大小可由下列式(10)来表示:
[0080]1led=K* (Vgs-1 VthD2……(10)
[0081]将上述式(9)代入式(10)中，便可得出下列式(11):
[0082]1led=K* (VTH + Vso — Vdata-1 Vth I)2......(11)
[0083]而将上述式(11)进一步整理，便可得下列式(12):
[0084]I_=K* (Vso-Vdata)2……(12)
[0085]通过式(12)可知，在发光期间E中，流过有机发光二极管210的像素电流I_D和有机发光二极管210的临界电压Vstj及显示数据的电压Vdata有关，而和电源电压OVDD及晶体管202的临界电压Vth无关。如此一来，有机发光二极管因电源电压降(IR-drop)影响及工艺对晶体管202的临界电压Vth影响而造成面板显示不均匀的问题即可以得到有效改善。此外，由式(12)亦可知，像素电流I_D和有机发光二极管210的临界电压Vsq成正比关系。也就是说，当有机发光二极管210随着长时间的操作以及材料的衰变时，像素电流Imd会随着有机发光二极管210的临界电压Vstj上升而增加。如此一来，像素电路200因有机发光二极管210的材料衰变而出现亮度下降的现象，便可通过像素电流Imd的增加而得到抑制。[0086]此外，在一些实施例中，上述的像素电路200还可依照图5所示的信号时序来进行发光动作。图5为绘示图2所示像素电路的各个信号的另一实施例。图5所示的实施例大致上与图3所示的实施例相当，其不同之处在于图3所示的实施例应于有机发光二极管显示装置使其每一列像素电路能够渐进式进行发光动作，而图5所示的实施例则应用于有机发光二极管显示装置使其每一列像素电路能够同步式进行发光动作。在图5中，以DH来表示为像素电路200的数据保存期间。如图5所示的其中一个数据保存期间DH会介于充电期间T与写入期间W之间，而另一个数据保存期间DH则会介于写入期间W与发光期间E之间。而在二个数据保存期间DH中，致能脉冲信号EM、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现低电位状态，而仅有开关脉冲信号SW呈现高电位状态。然后，再另一个时序下，再重复上述的次序，如:R、T、DH、W、DH及E。
[0087]更详细来说，请同时参照图5与图2。在二个数据保存期间DH中，由于致能脉冲信号EM、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现低电位状态，将使得晶体管201、晶体管206与晶体管207各自依据其控制端所接收的信号而呈现关闭状态。而由于开关脉冲信号SW呈现高电位状态，则将使得晶体管204依据其控制端所接收的信号而呈现导通状态。因此，通过图5所示的信号时序，便能够将显示数据DATA保持于每一列像素电路中，然后于发光期间E时即可使每一列像素电路能够同步式进行发光动作。
[0088]图6为依照本发明另一实施例的像素电路的示意图。图6所示的实施例大致上与图2所示的实施例相当，其不同之处在于图6所示的全部晶体管则改以P型晶体管来实现。详细来说，此像素电路600中的晶体管601的第一端电性耦接至电源电压0VSS，晶体管601的控制端因电性耦接关系而接收致能脉冲信号EM。晶体管602的第一端电性耦接至晶体管601的第二端，晶体管602的第二端透过有机发光二极管610电性耦接至电源电压OVDD。电容603的第一端电性耦接至晶体管602的第二端。晶体管604的第一端电性耦接至电源电压0VSS(即晶体管604第一端电性耦接至电源电压OVSS与晶体管601的第一端)，晶体管604的第二端电性耦接至电容603的第二端，晶体管604的控制端因电性耦接关系而接收开关脉冲信号SW。电容605的第一端电性稱接至晶体管602的控制端,而电容605的第二端电性耦接至电容603的第二端(即电容605的第二端电性耦接至电容603的第二端与晶体管604的第二端)。晶体管606的第一端电性耦接至晶体管602的第一端(即晶体管606的第一端电性耦接至晶体管601的第二端与晶体管602的第一端)，晶体管606的第二端电性耦接至晶体管602的控制端(即晶体管606的第二端电性耦接至电容605的第一端与晶体管602的控制端)，晶体管606的控制端因电性耦接关系而接收共同脉冲信号COM。晶体管607的第二端电性耦接至晶体管602的第二端(即晶体管607的第二端电性耦接至晶体管602的第二端、电容603的第一端与有机发光二极管610的阴极)，晶体管607的第一端因电性耦接关系而接收显示数据DATA，晶体管607的控制端因电性耦接关系而接收扫描脉冲信号SCAN。在此例中，有机发光二极管610的阴极电性耦接至晶体管602的第二端，而有机发光二极管610的阳极则电性耦接至电源电压0VDD。
[0089]图7绘示图6所示像素电路的各个信号的时序图。从图7可知，在重置期间R中，致能脉冲信号EM、开关脉冲信号SW与共同脉冲信号COM皆呈现低电位状态，而仅有扫描脉冲信号SCAN则呈现高电位状态，在充电期间T中，致能脉冲信号EM与扫描脉冲信号SCAN皆呈现高电位状态，而开关脉冲信号SW与共同脉冲信号COM则呈现低电位状态，在写入期间W中，致能脉冲信号EM与共同脉冲信号COM皆呈现高电位状态，而开关脉冲信号SW与扫描脉冲信号SCAN则呈现低电位状态，在发光期间E中，仅有致能脉冲信号EM呈现低电位状态，而开关脉冲信号SW、共同脉冲信号COM与扫描脉冲信号SCAN则呈现高电位状态。因此，通过如图7所示的时序亦可使此像素电路600中的流过有机发光二极管610的像素电流1。_仅和有机发光二极管610的临界电压Vaj及显示数据的电压Vdata有关，而和电源电压OVDD及晶体管602的临界电压Vth无关。如此一来，有机发光二极管610因电源电压降(IR-drop)影响及工艺对晶体管602的临界电压Vth影响而造成面板显示不均匀的问题可以得到有效改善。此外，当有机发光二极管610随着长时间的操作以及材料的衰变时，像素电流I_D会随着有机发光二极管610的临界电压Vaj上升而增加，使得像素电路600因有机发光二极管610的材料衰变而出现亮度下降的现象，可由像素电流Imd的增加而得到抑制。而像素电路600的具体作动过程可参照图4(A)至图4(E)的介绍，在此便不加以赘述。然后，再另一个时序下，再重复上述的次序，如:R、T、W及E。
[0090]此外，在一些实施例中，上述的像素电路600还可依照图8所示的信号时序来进行发光动作。图8绘示图6所示像素电路的各个信号的另一实施例。图8所示的实施例大致上与图7所示的实施例相当，其不同之处在于图7所示的实施例应于有机发光二极管显示装置使其每一列像素电路能够渐进式进行发光动作，而图8所示的实施例则应用于有机发光二极管显示装置使其每一列像素电路能够同步式进行发光动作。在图8中，以DH来表示为像素电路600的数据保存期间。如图8所示的其中一个数据保存期间DH会介于充电期间T与写入期间W之间，而另一个数据保存期间DH则会介于写入期间W与发光期间E之间。而在二个数据保存期间DH中，致能脉冲信号EM、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现高电位状态，而仅开关脉冲信号SW则呈现低电位状态。然后，再另一个时序下，再重复上述的次序，如:R> T、DH、W、DH及E。
[0091]更详细来说，请同时参照图8与图6。在二个数据保存期间DH中，由于致能脉冲信号EM、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现高电位状态，将使得晶体管601、晶体管606与晶体管607各自依据其控制端所接收的信号而呈现关闭状态。而由于开关脉冲信号SW呈现低电位状态，则将使得晶体管204依据其控制端所接收的信号而呈现导通状态。因此，通过图8所示的信号时序，便能够将显示数据DATA保持于每一列像素电路中，然后于发光期间E时即可使每一列像素电路能够同步式进行发光动作。
[0092]请参照图9,其绘示为依照本发明一实施例的一种显示装置的示意图。如图9所示，此显示装置900以有机发光二极管显示装置来实现，而此显示装置900包括有数据驱动电路910、扫描驱动电路920、电源电压供应电路930以及显示面板940。数据驱动电路910具有多条数据线(如标示911所示)。扫描驱动电路920具有多条致能信号线(如标示921所示)、多条开关信号线(如标示922所示)、多条共同信号线(如标示923所示)以及多条扫描信号线(如标示924所示)。电源电压供应电路930具有至少二条电源线(如标示931与932所示)。显示面板940包括有多个像素电路(如标示941所示)。
[0093]在此例中，每一个像素电路941皆以图2所示的像素电路200来当作范例，因此在每一个像素电路941中,标示与图2的标示相同者表示为相同的元件或信号。事实上,在每一个像素电路941中，晶体管201与晶体管204的第一端透过上述电源线931电性耦接至电源电压供应电路930而接收电源电压0VDD，而晶体管201的控制端则透过上述致能信号线921而接收致能脉冲信号EM。晶体管204的控制端透过上述开关信号线922而接收开关脉冲信号SW。晶体管206的控制端透过上述共同信号线923而接收共同脉冲信号COM。晶体管207的第一端透过上述数据线911而接收显示数据DATA，而晶体管207的控制端则透过上述扫描信号线924而接收扫描脉冲信号SCAN。有机发光二极管210的阴极透过上述电源线932电性耦接至电源电压供应电路930而接收电源电压OVSS。此外，在每一个像素电路941中的各元件的连接关系已在前述详细介绍，在此便不加以赘述。
[0094]在此实施例中，上述的扫描驱动电路920可依照图3所示的信号时序来驱动每一个像素电路941。请同时参照图9与图3。事实上，扫描驱动电路920在重置期间R中驱动致能脉冲信号EM、开关脉冲信号SW与共同脉冲信号COM皆呈现高电位状态，而仅有驱动扫描脉冲信号SCAN呈现低电位状态，以进一步控制晶体管201、晶体管204与晶体管206皆为导通，并控制晶体管207为关闭。扫描驱动电路920在充电期间T中驱动致能脉冲信号EM与扫描脉冲信号SCAN皆呈现低电位状态,并驱动开关脉冲信号SW与共同脉冲信号COM皆呈现闻电位状态，以进一步控制晶体管201与晶体管207皆为关闭，并控制晶体管204与晶体管206皆为导通。扫描驱动电路920在写入期间W中驱动致能脉冲信号EM与共同脉冲信号COM皆呈现低电位状态，并驱动开关脉冲信号SW与扫描脉冲信号SCAN皆呈现高电位状态，以进一步控制晶体管201与晶体管206皆为关闭，并控制晶体管204与晶体管207皆为导通。扫描驱动电路920在发光期间E中仅有驱动致能脉冲信号EM呈现高电位状态，并驱动开关脉冲信号SW、共同脉冲信号COM与扫描脉冲信号SCAN皆呈现低电位状态，以进一步控制晶体管201为导通，并控制晶体管204、晶体管206与晶体管207皆为关闭。然后，再另一个时序下，再重复上述的次序，如:R、T、W及E。于其它实施例中，上述的扫描驱动电路920可依照图5所示的信号时序来驱动每一个像素电路941。
[0095]值得一提的是，尽管在上述说明中，每一个像素电路941中的晶体管皆以N型晶体管来实现，然而每一个像素电路941中的晶体管皆可改以P型晶体管来实现，而每一个晶体管更可进一步采用P型薄膜晶体管来实现，如图6所示。此时上述的扫描驱动电路920可依照图7或图8所示的信号时序来驱动每一个像素电路941。此外，虽然电源电压OVSS通过电源电压供应电路930的电源线932所提供，但是在一些实施例中，为了减少此电源线932的使用，有机发光二极管210的阴极亦可直接电性耦接至接地电压，只要此接地电压的大小为小于电源电压OVDD的大小即可，本发明并不会依此为限。
[0096]综上所述，本发明解决前述问题的方式，乃是以五个晶体管、二个电容及一个有机发光二极管来进行像素电路结构的设计。借着这种像素电路结构的设计，可使流过有机发光二极管的像素电流相关于有机发光二极管的临界电压和显示数据，而和电源电压及晶体管的临界电压完全无关。因此，本发明实施例提出的像素电路及采用此像素电路的显示装置可有效地改善面板显示不均匀的问题以及有机发光二极管的材料衰变的问题，以提供高质量的显示画面，进而达到本发明的目的。
[0097]当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。
【权利要求】
1.一种像素电路，其特征在于，包括: 一有机发光二极管； 一第一晶体管，具有一第一端、一第二端与一控制端，该第一晶体管的第一端电性I禹接至一第一电源电压； 一第二晶体管，具有一第一端、一第二端与一控制端，该第二晶体管的第一端电性耦接至该第一晶体管的第二端，该第二晶体管的第二端透过该有机发光二极管电性耦接至一第二电源电压； 一第一电容，具有一第一端与一第二端，该第一电容的第一端电性稱接至该第二晶体管的第二端； 一第三晶体管，具有一第一端、一第二端与一控制端，该第三晶体管的第一端电性耦接至该第一电源电压，该第三晶体管的第二端电性耦接至该第一电容的第二端； 一第二电容，具有一第一端与一第二端，该第二电容的第一端电性耦接至该第二晶体管的控制端，而该第二电容的第二端电性耦接至该第一电容的第二端； 一第四晶体管，具有一第一端、一第二端与一控制端，该第四晶体管的第一端电性耦接至该第二晶体管的第一端，该第四晶体管的第二端电性耦接至该第二晶体管的控制端；以及 一第五晶体管，具有一第一端、一第二端与一控制端，该第五晶体管的第二端电性耦接至该第二晶体管的第二端。
2.根据权利要求1所述的像素电路，其特征在于，其中该第一晶体管的控制端因电性耦接关系而接收一致能脉冲信号，该第三晶体管的控制端因电性耦接关系而接收一开关脉冲信号，该第四晶体管的控制 端因电性耦接关系而接收一共同脉冲信号，该第五晶体管的第一端因电性耦接关系而接收一显示数据，而该第五晶体管的控制端因电性耦接关系而接收一扫描脉冲信号。
3.根据权利要求2所述的像素电路，其特征在于，其中在一重置期间中，该第一晶体管、该第三晶体管与该第四晶体管各自依据其控制端所接收的信号而呈现导通，而该第五晶体管则依据其控制端所接收的信号而呈现关闭，在一充电期间中，该第一晶体管与该第五晶体管各自依据其控制端所接收的信号而呈现关闭，而该第三晶体管与该第四晶体管则各自依据其控制端所接收的信号而呈现导通，在一写入期间中，该第一晶体管与该第四晶体管各自依据其控制端所接收的信号而呈现关闭，而该第三晶体管与该第五晶体管则各自依据其控制端所接收的信号而呈现导通，在一发光期间中，该第一晶体管依据其控制端所接收的信号而呈现导通，而该第三晶体管、该第四晶体管与该第五晶体管则各自依据其控制端所接收的信号而呈现关闭。
4.根据权利要求3所述的像素电路，其特征在于，其中该充电期间在该重置期间之后，该写入期间在该充电期间之后，而该发光期间在该写入期间之后。
5.根据权利要求2所述的像素电路，其特征在于，其中该致能脉冲信号、该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号皆具有一高电位状态与一低电位状态，在一重置期间中，该致能脉冲信号、该开关脉冲信号与该共同脉冲信号皆呈现该高电位状态，而该扫描脉冲信号则呈现该低电位状态，在一充电期间中，该致能脉冲信号与该扫描脉冲信号皆呈现该低电位状态，而该开关脉冲信号与该共同脉冲信号则呈现该高电位状态，在一写入期间中，该致能脉冲信号与该共同脉冲信号皆呈现该低电位状态，而该开关脉冲信号与该扫描脉冲信号则呈现该高电位状态，在一发光期间中，该致能脉冲信号呈现该高电位状态，而该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号则呈现该低电位状态。
6.根据权利要求5所述的像素电路，其特征在于，其中该充电期间在该重置期间之后，该写入期间在该充电期间之后，而该发光期间在该写入期间之后。
7.根据权利要求2所述的像素电路，其特征在于，其中该致能脉冲信号、该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号皆具有一高电位状态与一低电位状态，在一重置期间中，该致能脉冲信号、该开关脉冲信号与该共同脉冲信号皆呈现该高电位状态，而该扫描脉冲信号则呈现该低电位状态，在一充电期间中，该致能脉冲信号与该扫描脉冲信号皆呈现该低电位状态，而该开关脉冲信号与该共同脉冲信号则呈现该高电位状态，在一第一数据保存期间中，该致能脉冲信号、该共同脉冲信号与该扫描脉冲信号皆呈现该低电位状态，而该开关脉冲信号则呈现该高电位状态，在一写入期间中，该致能脉冲信号与该共同脉冲信号皆呈现该低电位状态，而该开关脉冲信号与该扫描脉冲信号则呈现该高电位状态，在一第二数据保存期间中，该致能脉冲信号、该共同脉冲信号与该扫描脉冲信号皆呈现该低电位状态，而该开关脉冲信号则呈现该高电位状态，在一发光期间中，该致能脉冲信号呈现该高电位状态，而该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号则呈现该低电位状态。
8.根据权利要求2所述的像素电路，其特征在于，其中该致能脉冲信号、该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号皆具有一高电位状态与一低电位状态，在一重置期间中，该致能脉冲信号、该开关脉冲信号与该共同脉冲信号皆呈现该低电位状态，而该扫描脉冲信号则呈现该高电位状态，在一充电期间中，该致能脉冲信号与该扫描脉冲信号皆呈现该高电位状态，而该开关脉冲信号与该共同脉冲信号则呈现该低电位状态，在一写入期间中，该致能脉冲信号与该共同脉冲信号皆呈现该高电位状态，而该开关脉冲信号与该扫描脉冲信号则呈现该低电位状态，在一发光期间中，该致能脉冲信号呈现该低电位状态，而该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号则呈现该高电位状态。
9.根据权利要求2所述的像素电路，其特征在于，其中该致能脉冲信号、该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号皆具有一高电位状态与一低电位状态，在一重置期间中，该致能脉冲信号、该开关脉冲信号与该共同脉冲信号皆呈现该低电位状态，而该扫描脉冲信号则呈现该高电位状态，在一充电期间中，该致能脉冲信号与该扫描脉冲信号皆呈现该高电位状态，而该开关脉冲信号与该共同脉冲信号则呈现该低电位状态，在一第一数据保存期间中，该致能脉冲信号、该共同脉冲信号与该扫描脉冲信号皆呈现该高电位状态，而该开关脉冲信号则呈现该低电位状态，在一写入期间中，该致能脉冲信号与该共同脉冲信号皆呈现该高电位状态，而该开关脉冲信号与该扫描脉冲信号则呈现该低电位状态，在一第二数据保存期间中，该致能脉冲信号、该共同脉冲信号与该扫描脉冲信号皆呈现该高电位状态，而该开关脉冲信号则呈现该低电位状态，在一发光期间中，该致能脉冲信号呈现该低电位状态，而该开关脉冲信号、该共同脉冲信号与该扫描脉冲信号则呈现该高电位状态 。
10.根据权利要求9所述的像素电路，其特征在于，其中该充电期间在该重置期间之后，该第一数据保存期间在该充电期间之后，该写入期间在该第一数据保存期间之后，该第二数据保存期间在该写入 期间之后，而该发光期间在该第二数据保存期间之后。
【文档编号】G09G3/32GK103489398SQ201310337190
【公开日】2014年1月1日 申请日期:2013年8月5日 优先权日:2013年5月10日
【发明者】张华罡, 林雨仙 申请人:友达光电股份有限公司