技术领域本发明涉及液晶显示技术领域，尤其涉及一种GOA电路。
背景技术：
GateDriverOnArray，简称GOA，即在现有薄膜晶体管液晶显示面板的阵列基板上制作扫描驱动电路，实现对扫描线逐行扫描的驱动方式。现有的GOA电路的结构示意图如图1所示，该GOA电路包括上拉控制模块101、上拉模块104、下拉模块105、自举电容103以及下拉维持模块102。下拉维持模块102用于对GOA电路中的上拉控制模块的输出端Q(n)和扫描信号G(n)的输出端进行辅助下拉。而下拉维持模块的切换频率一般采用和时钟信号频率相同的频率或者每隔若干帧切换一次，这样容易造成薄膜晶体管的栅极受到高频或者低频信号的影响，造成电路工作异常。故，有必要提供一种GOA电路，以解决现有技术存在的问题。
技术实现要素：
本发明的目的在于提供一种GOA电路，其能提供一种方波信号维持本级的扫描电平信号和本级的扫描信号的低电平，并且方波信号的频率介于低频和高频之间，以解决现有的GOA电路因切换频率太高或太低导致的电路工作异常的技术问题。为解决上述问题，本发明提供的技术方案如下：本发明实施例提供一种GOA电路，其包括级联的n级GOA单元，每一级GOA单元均包括：上拉控制模块，用于根据上一级的扫描信号的控制生成本级的扫描电平信号；上拉模块，用于根据本级的扫描电平信号以及本级的时钟信号拉升本级的扫描信号；下拉模块，用于根据下一级的扫描信号，拉低本级的扫描电平信号；自举电容，用于生成本级的扫描信号的高电平；以及，方波信号生成模块，用于生成方波信号维持本级的扫描电平信号和本级的扫描信号的低电平；其中，上拉控制模块分别与上拉模块、下拉模块以及方波信号生成模块连接。在本发明的GOA电路还包括2m个第二时钟信号源，其电性连接于所述方波信号生成模块，用于提供本级的第二时钟信号至所述方波信号生成模块生成本级的方波信号，其中，m为正整数。在本发明的GOA电路中，第2mk+a级GOA单元的所述方波信号生成模块电性连接于第a个所述第二时钟信号源，其中，a为小于等于2m的整数，k为大于等于0的正整数。在本发明的GOA电路中，2m个第二时钟信号源提供的第二时钟信号的脉冲相同且相邻的第二时钟信号源提供的的第二时钟信号的时间差相同。在本发明的GOA电路中，2m个第二时钟信号源提供的第二时钟信号的频率是本级的时钟信号的频率的2～50倍。在本发明的GOA电路中，方波信号生成模块包括第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、第七薄膜晶体管和第八薄膜晶体管；第一薄膜晶体管的栅极电性连接于第n-m级GOA单元电路的方波信号生成模块的输出端；第一薄膜晶体管的源极电性连接于恒压高电平源；第一薄膜晶体管的漏极电性连接于第三薄膜晶体管的栅极、第五薄膜晶体管的栅极和第二薄膜晶体管的漏极；第二薄膜晶体管的栅极电性连接于第n+m级GOA单元电路的方波信号生成模块的输出端，第二薄膜晶体管的源极电性连接于恒压低电平源；第三薄膜晶体管的源极电性连接于本级的第二时钟信号源；第三薄膜晶体管的漏极电性连接于方波信号生成模块的输出端；第四薄膜晶体管的栅极电性连接于第n+m级GOA单元电路的方波信号生成模块的输出端；第四薄膜晶体管的源极电性连接于恒压低电平源；第四薄膜晶体管的漏极电性连接于第五薄膜晶体管的漏极、第六薄膜晶体管的漏极、第七薄膜晶体管的栅极和第八薄膜晶体管的栅极；第五薄膜晶体管的的源极电性连接于本级的第二时钟信号源；第六薄膜晶体管的栅极电性连接于本级的扫描线信号的输出端；第六薄膜晶体管的源极电性连接于恒压低电平源；第七薄膜晶体管的源极电性连接于恒压低电平源；第七薄膜晶体管的漏极电性连接于上拉控制模块的输出端；第八薄膜晶体管的源极电性连接于恒压低电平源；第八薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。在本发明的GOA电路中，上拉控制模块包括第九薄膜晶体管，第九薄膜晶体管的栅极电性连接于上一级的扫描信号的输出端；第九薄膜晶体管的源极电性连接于恒压高电源；第九薄膜晶体管的漏极电性连接于上拉控制模块的输出端。在本发明的GOA电路中，上拉模块包括第十薄膜晶体管，第十薄膜晶体管的栅极电性连接于上拉控制模块的输出端；第十薄膜晶体管的源极接入本级的时钟信号；第十薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。在本发明的GOA电路中，下拉模块包括第十一薄膜晶体管和第十二薄膜晶体管；第十一薄膜晶体管的栅极电性连接于下一级的扫描信号的输出端；第十一薄膜晶体管的源极电性连接于恒压低电源；第十一薄膜晶体管的漏极电性连接与上拉控制模块的输出端；第十二薄膜晶体管的栅极电性连接于下一级的扫描信号的输出端；第十二薄膜晶体管的源极电性连接于恒压低电源；第十二薄膜晶体管的漏极电性连接于本级的扫描信号的输出端。在本发明的GOA电路中，自举电容的一端电性连接于上拉控制模块的输出端；自举电容的另一端电性连接于本级的扫描信号的输出端。相较于现有的GOA电路，本发明的GOA电路通过设置方波信号生成模块，其生成的方波信号的频率介于低频和高频之间，可以有效防止薄膜晶体管的栅极受到频率过高或者频率过低信号的影响，进而不会造成电路工作异常。为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：附图说明下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。图1为一种现有的GOA电路的结构示意图；图2为本发明的GOA电路的第一优选实施例的结构示意图；图3为本发明的GOA电路的第一优选实施例的方波信号生成波形图；图4为本发明的GOA电路的第一优选实施例的信号波形图；图5为本发明的GOA电路的第二优选实施例的结构示意图；图6为为本发明的GOA电路的第二优选实施例的方波信号生成波形图；图7为为本发明的GOA电路的第二优选实施例的信号波形图。具体实施方式为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。参见图2，为本发明的GOA电路的第一优选实施例的结构示意图；本优选实施例的GOA电路包括上拉控制模块201、上拉模块202、下拉模块203、自举电容Cbt、以及方波信号生成模块204。上拉控制模块201，用于根据上一级的扫描信号G(n-1)的控制生成本级的扫描电平信号；上拉模块202，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)拉升本级的扫描信号G(n)；下拉模块203，用于根据下一级的扫描信号G(n+1)，拉低本级的扫描电平信号；方波信号生成模块204，用于生成方波信号P(n)维持本级的扫描电平信号和本级的扫描信号的低电平；自举电容Cbt设置在上拉控制模块201的输出端以及本级的扫描信号G(n)的输出端之间，用于生成本级的扫描信号G(n)的高电平；其中，上拉控制模块201分别与上拉模块202、下拉模块203以及方波信号生成模块204连接。本发明实施例的GOA电路还包括4个第二时钟信号源,第二时钟信号源电性连接于方波信号生成模块204，用于提供本级的第二时钟信号至方波信号生成模块生成本级的方波信号P(n)。需要说明的是，GOA电路的第4k+1级GOA单元的方波信号生成模块204电性连接于第一个第二时钟信号源，GOA电路的第4k+2级GOA单元的方波信号生成模块204电性连接于第二个第二时钟信号源，GOA电路的第4k+3级GOA单元的方波信号生成模块204电性连接于第三个第二时钟信号源,GOA电路的第4k+4级GOA单元的方波信号生成模块204电性连接于第四个第二时钟信号源，其中，k为不小于0的整数。4个第二时钟信号源提供的第二时钟信号的脉冲相同且相邻的第二时钟信号源提供的的第二时钟信号的时间差相同。4个第二时钟信号源提供的第二时钟信号的频率是本级的时钟信号CK(n)的频率的2～50倍。本优选实施例可通过调整第二时钟信号源提供的的第二时钟信号的频率，使得本发明实施例的GOA电路更加稳定。优选地，本发明实施例的GOA电路的4个第二时钟信号源提供的第二时钟信号的频率是本级时钟信号CK(n)的频率的4倍。方波信号生成模块204包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T6、第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8；第一薄膜晶体管T7的栅极电性连接于第n-2级GOA单元的方波信号P(n-2)生成模块的输出端；第一薄膜晶体管T1的源极电性连接于恒压高电平源VDD；第一薄膜晶体管T1的漏极电性连接于第三薄膜晶体管T3的栅极、第五薄膜晶体管T5的栅极和第二薄膜晶体管T2的漏极；第二薄膜晶体管T2的栅极电性连接于第n+2级GOA单元的方波信号P(n+2)生成模块的输出端，第二薄膜晶体管T2的源极电性连接于恒压低电平源Vss；第三薄膜晶体管T3的源极电性连接于本级的第二时钟信号源CKH；第三薄膜晶体管T3的漏极电性连接于方波信号生成模块P(n)的输出端；第四薄膜晶体管T4的栅极电性连接于第n+2级GOA单元的方波信号P(n+2)生成模块的输出端；第四薄膜晶体管T4的源极电性连接于恒压低电平源Vss；第四薄膜晶体管T4的漏极电性连接于第五薄膜晶体管T5的漏极、第六薄膜晶体管T6的漏极、第七薄膜晶体管T7的栅极和第八薄膜晶体管T8的栅极；第五薄膜晶体管T5的的源极电性连接于本级的第二时钟信号源CKH；第六薄膜晶体管T6的栅极电性连接于本级的扫描信号G(n)的输出端；第六薄膜晶体管T6的源极电性连接于恒压低电平源Vss；第七薄膜晶体管T7的源极电性连接于恒压低电平源Vss；第七薄膜晶体管T7的漏极电性连接于上拉控制模块201的输出端；第八薄膜晶体管T8的源极电性连接于恒压低电平源Vss；第八薄膜晶体管T8的漏极电性连接于本级的扫描信号G(n)的输出端。上拉控制模块201包括第九薄膜晶体管T9，第九薄膜晶体管T9的栅极电性连接于上一级的扫描信号G(n-1)的输出端；第九薄膜晶体管T9的源极电性连接于恒压高电源VDD；第九薄膜晶体管T9的漏极电性连接于上拉控制模块201的输出端。上拉模块202包括第十薄膜晶体管T10，第十薄膜晶体管T10的栅极电性连接于上拉控制模块201的输出端；第十薄膜晶体管T10的源极接入本级的时钟信号CK(n)；第十薄膜晶体管T10的漏极电性连接于本级的扫描信号G(n)的输出端。下拉模块203包括第十一薄膜晶体管T11和第十二薄膜晶体管T12；第十一薄膜晶体管T11的栅极电性连接于下一级的扫描信号G(n+1)的输出端；第十一薄膜晶体管T11的源极电性连接于恒压低电源Vss；第十一薄膜晶体管T11的漏极电性连接与上拉控制模块201的输出端；第十二薄膜晶体管T12的栅极电性连接于下一级的扫描信号G(n+1)的输出端；第十二薄膜晶体管T12的源极电性连接于恒压低电源Vss；第十二薄膜晶体管T12的漏极电性连接于本级的扫描信号G(n)的输出端。自举电容Cbt的一端电性连接于上拉控制模块201的输出端；自举电容Cbt的另一端电性连接于本级的扫描信号G(n)的输出端。参见图2、图3，图3为本发明的GOA电路的第一优选实施例的方波信号生成波形图；在t1～t2时间段内，当第n-2级GOA单元的方波信号生成模块输出的方波信号P(n-2)为高电平时，第一薄膜晶体管T1打开，恒压高电平源VDD提供的恒压高电平经第一薄膜晶体管T1传至第三薄膜晶体管T3和第五薄膜晶体管T5的栅极，第三薄膜晶体管T3和第五薄膜晶体管T5打开，此时本级的第二时钟信号CKH输出低电平，经第三薄膜晶体管T3和第五薄膜晶体管T5传至本级GOA单元的方波信号P(n)的输出端和第一参考点K(n)，使得本级GOA单元输出的方波信号P(n)和第一参考点K(n)为低电平。在t2～t3时间段内，第n-2级GOA单元的方波信号生成模块输出的方波信号P(n-2)转为低电平，但是此时由于第三薄膜晶体管T3和第五薄膜晶体管T5栅极的电容耦合作用，使得此时第三薄膜晶体管T3和第五薄膜晶体管T5的栅极仍然维持高电位，此时第三薄膜晶体管T3和第五薄膜晶体管T5仍然处于导通状态，相应的本级的第二时钟信号CKH转为高电平，经第三薄膜晶体管T3和第五薄膜晶体管T5传至本级GOA单元的方波信号P(n)的输出端和第一参考点K(n)，使得本级GOA单元输出的方波信号P(n)和第一参考点K(n)转为高电平。在t3～t4时间段内，当第n+2级GOA单元的方波信号生成模块输出的方波信号P(n+2)为高电平时，第二薄膜晶体管T2和第四薄膜晶体管T4打开，恒压低电平源Vss提供的恒压低电平经第二薄膜晶体管T2和第四薄膜晶体管T4传至第三薄膜晶体管T3的栅极、第五薄膜晶体管T5的栅极以及第一参考点K(n)，使得使得本级GOA单元输出的方波信号P(n)和第一参考点K(n)转为低电平。在t4～t5时间段内，第n-2级GOA单元的方波信号生成模块输出的方波信号P(n-2)和第n+2级GOA单元的方波信号生成模块输出的方波信号P(n+2)为低电平，本级GOA单元输出的方波信号P(n)和第一参考点K(n)为低电平。参见图2、图4，图4为本发明的GOA电路的第一优选实施例的信号波形图；本优选实施例的GOA电路使用时，当上一级的扫描信号G(n-1)为高电平，第九薄膜晶体管T9导通，恒压高电平源提供的恒压高电平，经第九薄膜晶体管T9给自举电容Cbt充电，使得第二参考点Q(n)上升到一较高的电平。随后上一级的扫描信号G(n-1)转为低电平，第九薄膜晶体管T9关闭，第二参考点Q(n)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(n)转为高电平，时钟信号CK(N)通过第十薄膜晶体管T10继续给自举电容Cbt充电，使得第二参考点Q(n)达到一更高的电平，本级的扫描信号G(n)转为高电平。当下一级的扫描信号G(n+1)转为高电平时，第十一薄膜晶体管T11和第十二薄膜晶体管T12打开，恒压低电平源Vss产生的恒压低电平传至第二参考点Q(n)，恒压低电平源Vss产生的恒压低电平传至本级的扫描信号G(n)的输出端，第二参考点Q(n)处的电压和本级的扫描信号G(n)被拉低。本优选实施例通过方波信号生成模块生成的方波信号，对第二参考点Q(n)和本级的扫描信号的输出端进行4次下拉，维持第二参考点Q(n)和本级的扫描信号G(n)的输出端的低电位。具体地，当第一参考点K(n)为高电平时，第七薄膜晶体管T7和第八薄膜晶体管T8打开，恒压低电平源Vss提供的恒压低电平经第七薄膜晶体管T7和第八薄膜晶体管T8传至第二参考点Q(n)和本级的扫描信号G(n)的输出端，维持第二参考点Q(n)和本级的扫描信号G(n)的输出端的低电位。特别注意的是，当本级的扫描信号G(n)输出端为高电平时，第六薄膜晶体管T6打开，恒压低电平源Vss提供的恒压低电平经第六薄膜晶体管T6传至第一参考点K(n)，使得第一参考点K(n)此时为低电平，第七薄膜晶体管T7和第八薄膜晶体管T8此时关闭。本优选实施例的GOA电路通过设置方波信号生成模块，其生成的方波信号频率介于低频和高频之间，可以有效防止薄膜晶体管的栅极受到频率过高或者频率过低信号的影响，进而不会造成电路工作异常。参见图5，为本发明的GOA电路的第二优选实施例的结构示意图；本优选实施例的GOA电路与第一优选实施例的GOA电路的区别在于，接入GOA电路的第二时钟信号的数量为8条，可以进一步降低功耗，并且不会造成电路工作异常。本优选实施例的GOA电路包括上拉控制模块301、上拉模块302、下拉模块303、自举电容Cbt、以及方波信号生成模块304。上拉控制模块301，用于根据上一级的扫描信号G(n-1)的控制生成本级的扫描电平信号；上拉模块302，用于根据本级的扫描电平信号以及本级的时钟信号CK(n)拉升本级的扫描信号G(n)；下拉模块303，用于根据下一级的扫描信号G(n+1)，拉低本级的扫描电平信号；方波信号生成模块304，用于生成方波信号P(n)维持本级的扫描电平信号和本级的扫描信号的低电平；自举电容Cbt设置在上拉控制模块301的输出端以及本级的扫描信号G(n)的输出端之间，用于生成本级的扫描信号G(n)的高电平；其中，上拉控制模块301分别与上拉模块302、下拉模块303以及方波信号生成模块304连接。本发明实施例的GOA电路接入8个第二时钟信号源CKH，第二时钟信号源电性连接于方波信号生成模块304，用于提供本级的第二时钟信号至方波信号生成模块生成本级的方波信号P(n)。需要说明的是，GOA电路的第8k+1级GOA单元的方波信号生成模块304电性连接于第一个第二时钟信号源CKH，GOA电路的第8k+2级GOA单元的方波信号生成模块304电性连接于第二个第二时钟信号源，GOA电路的第8k+3级GOA单元的方波信号生成模块304电性连接于第三个第二时钟信号源,GOA电路的第8k+4级GOA单元的方波信号生成模块304电性连接于第四个第二时钟信号源，GOA电路的第8k+5级GOA单元的方波信号生成模块304电性连接于第五个第二时钟信号源CKH,GOA电路的第8k+6级GOA单元的方波信号生成模块304电性连接于第六个第二时钟信号源CKH,GOA电路的第8k+7级GOA单元的方波信号生成模块304电性连接于第七个第二时钟信号源CKH,GOA电路的第8k+8级GOA单元的方波信号生成模块304电性连接于第八个第二时钟信号源CKH其中，k为不小于0的整数。8个第二时钟信号源提供的第二时钟信号的脉冲相同且相邻的第二时钟信号源提供的的第二时钟信号的时间差相同。。8个第二时钟信号源提供的第二时钟信号的频率是本级的时钟信号CK(n)的频率的2～50倍。本优选实施例可通过调整第二时钟信号源提供的的第二时钟信号的频率，使得本发明实施例的GOA电路更加稳定。优选地，本发明实施例的GOA电路的8个第二时钟信号源提供的第二时钟信号的频率是本级时钟信号CK(n)的频率的2倍。方波信号生成模块304包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T6、第六薄膜晶体管T6、第七薄膜晶体管T7和第八薄膜晶体管T8；第一薄膜晶体管T7的栅极电性连接于第n-4级GOA单元的方波信号P(n-4)生成模块的输出端；第一薄膜晶体管T1的源极电性连接于恒压高电平源VDD；第一薄膜晶体管T1的漏极电性连接于第三薄膜晶体管T3的栅极、第五薄膜晶体管T5的栅极和第二薄膜晶体管T2的漏极；第二薄膜晶体管T2的栅极电性连接于第n+4级GOA单元的方波信号P(n+4)生成模块的输出端，第二薄膜晶体管T2的源极电性连接于恒压低电平源Vss；第三薄膜晶体管T3的源极电性连接于本级的第二时钟信号源CKH；第三薄膜晶体管T3的漏极电性连接于方波信号生成模块P(n)的输出端；第四薄膜晶体管T4的栅极电性连接于第n+4级GOA单元的方波信号P(n+4)生成模块的输出端；第四薄膜晶体管T4的源极电性连接于恒压低电平源Vss；第四薄膜晶体管T4的漏极电性连接于第五薄膜晶体管T5的漏极、第六薄膜晶体管T6的漏极、第七薄膜晶体管T7的栅极和第八薄膜晶体管T8的栅极；第五薄膜晶体管T5的的源极电性连接于本级的第二时钟信号源CKH；第六薄膜晶体管T6的栅极电性连接于本级的扫描信号G(n)的输出端；第六薄膜晶体管T6的源极电性连接于恒压低电平源Vss；第七薄膜晶体管T7的源极电性连接于恒压低电平源Vss；第七薄膜晶体管T7的漏极电性连接于上拉控制模块301的输出端；第八薄膜晶体管T8的源极电性连接于恒压低电平源Vss；第八薄膜晶体管T8的漏极电性连接于本级的扫描信号G(n)的输出端。上拉控制模块301包括第九薄膜晶体管T9，第九薄膜晶体管T9的栅极电性连接于上一级的扫描信号G(n-1)的输出端；第九薄膜晶体管T9的源极电性连接于恒压高电源VDD；第九薄膜晶体管T9的漏极电性连接于上拉控制模块301的输出端。上拉模块302包括第十薄膜晶体管T10，第十薄膜晶体管T10的栅极电性连接于上拉控制模块301的输出端；第十薄膜晶体管T10的源极接入本级的时钟信号CK(n)；第十薄膜晶体管T10的漏极电性连接于本级的扫描信号G(n)的输出端。下拉模块303包括第十一薄膜晶体管T11和第十二薄膜晶体管T12；第十一薄膜晶体管T11的栅极电性连接于下一级的扫描信号G(n+1)的输出端；第十一薄膜晶体管T11的源极电性连接于恒压低电源Vss；第十一薄膜晶体管T11的漏极电性连接与上拉控制模块301的输出端；第十二薄膜晶体管T12的栅极电性连接于下一级的扫描信号G(n+1)的输出端；第十二薄膜晶体管T12的源极电性连接于恒压低电源Vss；第十二薄膜晶体管T12的漏极电性连接于本级的扫描信号G(n)的输出端。自举电容Cbt的一端电性连接于上拉控制模块301的输出端；自举电容Cbt的另一端电性连接于本级的扫描信号G(n)的输出端。参见图5、图6，图6为本发明的GOA电路的第二优选实施例的方波信号生成波形图；在t1～t2时间段内，当第n-4级GOA单元的方波信号生成模块输出的方波信号P(n-4)为高电平时，第一薄膜晶体管T1打开，恒压高电平源VDD提供的恒压高电平经第一薄膜晶体管T1传至第三薄膜晶体管T3和第五薄膜晶体管T5的栅极，第三薄膜晶体管T3和第五薄膜晶体管T5打开，此时第二时钟信号CKH输出低电平，经第三薄膜晶体管T3和第五薄膜晶体管T5传至本级的GOA单元的方波信号P(n)的输出端和第一参考点K(n)，使得本级GOA单元输出的方波信号P(n)和第一参考点K(n)为低电平。在t2～t3时间段内，第n-4级GOA单元的方波信号生成模块输出的方波信号P(n-4)转为低电平，但是此时由于第三薄膜晶体管T3和第五薄膜晶体管T5栅极的电容耦合作用，使得此时第三薄膜晶体管T3和第五薄膜晶体管T5的栅极仍然维持高电位，此时第三薄膜晶体管T3和第五薄膜晶体管T5仍然处于导通状态，相应的本级的第二时钟信号CKH转为高电平，经第三薄膜晶体管T3和第五薄膜晶体管T5传至本级GOA单元的方波信号P(n)的输出端和第一参考点K(n)，使得本GOA单元输出的方波信号P(n)和第一参考点K(n)转为高电平。在t3～t4时间段内，当第n+4级GOA单元的方波信号生成模块输出的方波信号P(n+4)为高电平时，第二薄膜晶体管T2和第四薄膜晶体管T4打开，恒压低电平源Vss提供的恒压低电平经第二薄膜晶体管T2和第四薄膜晶体管T4传至第三薄膜晶体管T3的栅极、第五薄膜晶体管T5的栅极以及第一参考点K(n)，使得本级GOA单元输出的方波信号P(n)和第一参考点K(n)转为低电平。在t4～t5时间段内，第n-4级GOA单元的方波信号生成模块输出的方波信号P(n-4)和第n+4级GOA单元的方波信号生成模块输出的方波信号P(n+4)为低电平，本级GOA单元输出的方波信号P(n)和第一参考点K(n)为低电平。参见图5、图7，图7为本发明的GOA电路的第二优选实施例的信号波形图；本优选实施例的GOA电路使用时，当上一级的扫描信号G(n-1)为高电平，第九薄膜晶体管T9导通，恒压高电平源提供的恒压高电平，经第九薄膜晶体管T9给自举电容Cbt充电，使得第二参考点Q(n)上升到一较高的电平。随后上一级的扫描信号G(n-1)转为低电平，第九薄膜晶体管T9关闭，第二参考点Q(n)通过自举电容Cbt维持一较高的电平。同时，本级的时钟信号CK(n)转为高电平，时钟信号CK(N)通过第十薄膜晶体管T10继续给自举电容Cbt充电，使得第二参考点Q(n)达到一更高的电平，本级的扫描信号G(n)转为高电平。当下一级的扫描信号G(n+1)转为高电平时，第十一薄膜晶体管T11和第十二薄膜晶体管T12打开，恒压低电平源Vss产生的恒压低电平传至第二参考点Q(n)，恒压低电平源Vss产生的恒压低电平传至本级的扫描信号G(n)的输出端，第二参考点Q(n)处的电压和本级的扫描信号G(n)被拉低。本优选实施例通过方波信号生成模块生成的方波信号，对第二参考点Q(n)和本级的扫描信号的输出端进行2次下拉，维持第二参考点Q(n)和本级的扫描信号G(n)的输出端的低电位。具体地，当第一参考点K(n)为高电平时，第七薄膜晶体管T7和第八薄膜晶体管T8打开，恒压低电平源Vss提供的恒压低电平经第七薄膜晶体管T7和第八薄膜晶体管T8传至第二参考点Q(n)和本级的扫描信号G(n)的输出端，维持第二参考点Q(n)和本级的扫描信号G(n)的输出端的低电位。特别注意的是，当本级的扫描信号G(n)输出端为高电平时，第六薄膜晶体管T6打开，恒压低电平源Vss提供的恒压低电平经第六薄膜晶体管T6传至第一参考点K(n)，使得第一参考点K(n)此时为低电平，第七薄膜晶体管T7和第八薄膜晶体管T8此时关闭。本优选实施例的GOA电路通过设置方波信号生成模块，其生成的方波信号频率介于低频和高频之间，可以有效防止薄膜晶体管的栅极受到频率过高或者频率过低信号的影响，进而不会造成电路工作异常。综上，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。