像素电路的制作方法

本发明涉及一种像素电路，特别是一种具有双栅极晶体管元件的像素电路。

背景技术：

随着显示技术的逐渐发展，手机屏幕分辨率从最早的视频影像阵列(Video Graphics Array,VGA)或视频影像阵列的四分之一尺寸(Quarter Video Graphics Array,QVGA)，逐渐进步成让人赏心悦目的720p。尔后，随着业界标准的提高，手机屏幕分辨率再提升到了1080p。在1080P的规格下，使用者已经很难用肉眼区分出像素。最终，随着显示技术的进步，手机屏幕分辨率更进化到了根本完全区分不出来像素的2K分辨率。

分辨率越高也代表着在同样的屏幕尺寸中，像素面积必须越来越小。但是就目前的技术来说，像素电路必须要具有多个薄膜晶体管(thin film transistor,TFT)，才能妥善地驱动像素发光或者是补偿像素的发光亮度。因此，在规划给一个像素的面积当中，像素电路势必会占去部分的面积，而减少了像素中发光区所能使用的面积。换句话说，当减少了像素电路的元件数或降低了像素电路所占的面积时，像素的整体面积即能有效地下降。但就目前为止，业界的像素面积仍因像素电路需占据一定面积而无法更进一步地下降。

技术实现要素：

本发明在于提供一种像素电路，以克服目前业界的像素面积仍因像素电路需占据一定面积而无法更进一步地下降的问题。

本发明所公开的一种像素电路包括第一晶体管、第二晶体管、第一电容、写入单元与发光二极管元件。第一晶体管的第一端用以接收第一电压。第一晶体管的第二端耦接第一节点。第一晶体管的第一控制端耦接第二节点。第一晶体管的第二控制端用以接收第一控制信号。第一晶体管依据第二节点的电压电平与第一控制信号的电压电平选择性地导通。第二晶体管的第一端用以接收数据信号。第二晶体管的第二端耦接第二节点。第二晶体管的控制端用以接收第二控制信号。第一电容的两端分别耦接第一节点与第二节点。写入单元耦接第一节点。写入单元用以依据第一参考电压调整第一节点的电压电平。发光二极管元件的一端耦接第一节点，另一端耦接第二电压。

综合以上所述，本发明提供了一种像素电路，像素电路中的第一晶体管具有第一控制端与第二控制端，第一晶体管经由第一控制端与第二控制端受控于第二节点的电压电平与第一控制信号。像素电路得以通过较少的元件实现复杂的时序控制，从而在减少元件数的情况下，妥善地驱动发光二体元件发光或补偿发光二极管元件的发光亮度。

以上的关于本公开内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的权利要求范围更进一步的解释。

附图说明

图1为根据本发明一实施例所绘示的像素电路的电路示意图。

图2为根据本发明图1的像素电路所绘示的相关信号的时序示意图。

图3为根据本发明另一实施例所绘示的像素电路的电路示意图。

图4为根据本发明图3的像素电路所绘示的相关信号的时序示意图。

附图标记说明：

1、1’ 像素电路

12、12’ 写入单元

C1、C1’ 第一电容

C2 第二电容

D、D’ 发光二极管元件

N1、N1’ 第一节点

N2、N2’ 第二节点

N3’ 第三节点

P1、P1’ 预充电阶段

P2、P2’ 补偿阶段

P3 写入阶段

P4、P3’ 发光阶段

T1、T1’ 第一晶体管

T2、T2’ 第二晶体管

T3’ 第三晶体管

T4’ 第四晶体管

T5’ 第五晶体管

V1、V1’ 第一电压

V2、V2’ 第二电压

VC1、VC1’ 第一控制信号

VC2、VC2’ 第二控制信号

VC3’ 第三控制信号

VC’4 第四控制信号

Vdata、Vdata’ 资料信号

Vofs 补偿电压值

Vref1、Vref1’ 第一参考电压

Vref2’ 第二参考电压

Vsig 信号电压值

具体实施方式

以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求及附图，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例是进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。

请参照图1，图1为根据本发明一实施例所绘示的像素电路的电路示意图。如图1所示，像素电路1具有第一晶体管T1、第二晶体管T2、第一电容C1、写入单元12与发光二极管元件D。

第一晶体管T1的第一端用以接收第一电压V1。第一晶体管T1的第二端耦接第一节点N1。第一晶体管T1的第一控制端耦接第二节点N2。第一晶体管T1的第二控制端用以接收第一控制信号VC1。第一晶体管T1依据第二节点N2的电压电平与第一控制信号VC1的电压电平选择性地导通。在一实施例中，第一晶体管T1例如为双栅极晶体管(dual gate transistor)或多栅极晶体管，第一电压V1例如为系统中的相对高电压电平，但均不以此为限。

第二晶体管T2的第一端用以接收数据信号Vdata。第二晶体管T2的第二端耦接第二节点N2。第二晶体管T2的控制端用以接收第二控制信号VC2。在此实施例中，第一电容C1的两端分别耦接第一节点N1与第二节点N2。第二晶体管T2例如为薄膜晶体管(thin film transistor,TFT)，但不以此为限。在此实施例中，第二晶体管T2为N型掺杂的薄膜晶体管，但于其他的实施例中，在配合调整其他信号的相对电平高低的情况下，第二晶体管T2也可为P型掺杂的薄膜晶体管。

写入单元12耦接第一节点N1。写入单元12用以依据第一参考电压Vref1调整第一节点N1的电压电平。在此实施例中，写入单元12例如为一第二电容C2，第二电容C2的一端耦接第一节点N1，第二电容C2的另一端用以接收第一参考电压Vref1。于其他的实施例中，写入单元12可以是电容以外的元件或者是以多个元件组成的相关电路，而不以所举的例为限制。

发光二极管元件D的一端耦接第一节点N1，另一端耦接第二电压V2。发光二极管元件D例如为有机发光二极管(organic light emitting diode,OLED)元件，但不以此为限。第二电压V2例如为系统中的相对低电压电平，但不以此为限。

请一并参照图2以说明像素电路1的作动方式，图2为根据本发明图1的像素电路所绘示的相关信号的时序示意图。在时序示意图中定义有预充电阶段P1、补偿阶段P2、写入阶段P3与发光阶段P4。其中，预充电阶段P1先于补偿阶段P2，补偿阶段P2先于写入阶段P3，写入阶段P3先于发光阶段P4。

在预充电阶段P1中，第一控制信号VC1为相对的高电压电平，第二控制信号VC2为相对的高电压电平，第一参考电压Vref1为相对的高电压电平，数据信号Vdata的电压电平为一补偿电压值Vofs。此时，第一晶体管T1可以是导通或不导通，第二晶体管T2导通。第一节点N1的电压电平VN1可表达如式(1)：

VN1＝Vofs 式(1)

在补偿阶段P2中，第一控制信号VC1为相对的高电压电平，第二控制信号VC2为相对的高电压电平，第一参考电压Vref1为相对的低电压电平，数据信号Vdata具有补偿电压值Vofs。此时，第一晶体管T1导通，且第二晶体管T2导通。第一节点N1的电压电平与第二节点N2的电压电平可表达如式(2)与式(3)。其中，式(3)中的Vth1为第一晶体管T1的导通门槛电压。此时，第一参考电压Vref1为相对的低电压电平以确保第二节点N2的电压电平被写入所欲的电压电平。

VN1＝Vofs 式(2)

VN2＝Vofs-Vth1 式(3)

在写入阶段P3中，第一控制信号VC1为相对的低电压电平，第二控制信号VC2为相对的高电压电平，第一参考电压Vref1为相对的低电压电平，数据信号Vdata具有信号电压值Vsig。此时，第一晶体管T1不导通，第二晶体管T2导通。第一节点N1的电压电平与第二节点N2的电压电平可表达如式(4)与式(5)。其中，式(5)中的a为第一电容C1与第二电容C2形成的分压比例。若简要地以标号C1代表第一电容C1的电容值，并以标号C2代表第二电容C2的电容值，分压比例a可表达如式(6)。此时，数据信号Vdata的信号电压值Vsig被写入第一节点N1，且数据信号Vdata的信号电压值Vsig经由第一电容C1的电容耦合效应与第一电容C1及第二电容C2的分压进一步地影响第二节点N2的电压电平。在此实施例中，信号电压值Vsig高于补偿电压值Vofs，但于实务上，补偿电压值Vofs也可高于信号电压值Vsig而并不以所举的实施例为限制。

VN1＝Vsig 式(4)

VN2＝Vofs-Vth1+a(Vsig-Vofs) 式(5)

在发光阶段P4中，第一控制信号VC1为相对的高电压电平，第二控制信号VC2为相对的低电压电平，第一参考电压Vref1为相对的高电压电平，数据信号Vdata具有补偿电压值Vofs。此时，第一晶体管T1导通，第二晶体管T2不导通。第一节点N1与第二节点N2的电压电平可表达如式(7)与式(8)。其中，式(7)与式(8)中的Vd为发光二极管元件D的导通电压。此时，发光二极管元件D被导通，且发光二极管元件D依据第一晶体管T1所提供的电流ID对应地发光。电流ID可表达如式(9-1)。电流ID的参数k则可表达如式(9-2)。其中式(9-2)中的μ_n为载子迁移率(carrier mobility)，C_OX为栅极氧化层的单位电容大小，为金氧半场效晶体管的栅极宽度与栅极长度的比值。

VN1＝Vth+(1-a)(Vsig-Vofs)+V2+Vd 式(7)

VN2＝V2+Vd 式(8)

ID＝k[(1-a)(Vsig-Vofs)]² 式(9-1)

经由第一晶体管T1的第一控制端与第二控制端，得以对第一晶体管T1进行较为复杂的时序控制。因此，在此实施例中，得以将像素电路1中的晶体管减少至只有第一晶体管T1与第二晶体管T2，而形成相当简约的两晶体管两电容(2transistor 2capacitor,2T2C)结构，从而减少了像素电路1所占据的面积。另一方面，在适当地调整各控制信号的情况下，第一晶体管T1所提供的电流ID较一般的薄膜晶体管所能提供的电流来的稳定，对应地提升了发光二极管元件D的发光稳定度。

请参照图3，图3为根据本发明另一实施例所绘示的像素电路的电路示意图。相较于图1所示的实施例，图3的像素电路1’更具有第三晶体管T3’与第四晶体管T4’。此外，在图3所示的实施例中，像素电路1’的写入单元12’为第五晶体管T5’。

更详细来说，第三晶体管T3’的第一端耦接第二节点N2’。第三晶体管T3’的第二端耦接第三节点N3’。第三晶体管T3’的控制端用以接收第三控制信号VC3’。第一电容C1’的两端分别耦接第一节点N1’与第三节点N3’。第四晶体管T4’的第一端耦接第三节点N3’。第四晶体管T4’的第二端用以接收第二参考电压Vref2’。第四晶体管T4’的控制端用以接收第二控制信号VC2’。第五晶体管T5’的第一端耦接第一节点N1’。第五晶体管T5’的第二端用以接收第一参考电压Vref1’。第五晶体管T5’的控制端用以接收第四控制信号VC4’。第三晶体管T3’、第四晶体管T4’与第五晶体管T5’例如为薄膜晶体管，但并不以此为限。第三晶体管T3’、第四晶体管T4’与第五晶体管T5’为N型掺杂的薄膜晶体管，但于其他的实施例中，在配合调整其他信号的相对电平的情况下，第三晶体管T3’、第四晶体管T4’与第五晶体管T5’也可为P型掺杂的薄膜晶体管。

由于图4所示的实施例的电路架构与图3所示的实施例有所不同，因此在信号的控制时序上亦有所不同。请参照图4以说明像素电路1’的作动时序，图4为根据本发明图3的像素电路所绘示的相关信号的时序示意图。在图4中绘示有预充电阶段P1’、补偿阶段P2’与发光阶段P3’。其中，预充电阶段P1’先于补偿阶段P2’，补偿阶段P2’先于发光阶段P3’。

在预充电阶段P1’中，第一控制信号VC1’与第三控制信号VC3’为相对的低电压电平，第二控制信号VC2’与第四控制信号VC4’为相对的高电压电平，第二晶体管T2’、第四晶体管T4’与第五晶体管T5’被导通，第一晶体管T1’与第三晶体管T3’不导通。第一节点N1’的电压电平、第二节点N2’的电压电平与第三节点N3’的电压电平可表达如式(10)、式(11)与式(12)。其中，VN1'为第一节点N1’的电压电平，VN2'为第二节点N2’的电压电平，VN3'为第三节点N3’的电压电平。

VN1'＝Vdata 式(10)

VN2'＝Vref1' 式(11)

VN3'＝Vref2' 式(12)

在补偿阶段P2’中，第三控制信号与第四控制信号为低电压电平，第一控制信号与第二控制信号为高电压电平。第一晶体管T1’、第二晶体管T2’与第四晶体管T4’被导通，第三晶体管T3’与第五晶体管T5’不导通。第一节点N1’的电压电平、第二节点N2’的电压电平与第三节点N3’的电压电平可表达如式(13)、式(14)与式(15)。其中，Vth'为第一晶体管T1’的导通门槛电压。

VN1'＝Vdata' 式(13)

VN2'＝Vdata'-Vth' 式(14)

VN3'＝Vref2' 式(15)

在发光阶段P3’中，第二控制信号VC2’与第四控制信号VC4’为低电压电平，第一控制信号VC1’与第三控制信号VC3’为高电压电平。第一晶体管T1’与第三晶体管T3’被导通，第二晶体管T2’、第四晶体管T4’与第五晶体管T5’不导通。第一节点N1’的电压电平与第二节点N2’的电压电平可表达如式(16)与式(17)。此时，发光二极管元件D’依据第一晶体管T1’提供的电流ID’对应地发光。其中，电流ID’可表达如式(18-1)。电流ID’的参数β则可表达如式(18-2)。其中，于式(18-2)中，μ_n为载子迁移率(carriermobility)，C_OX为栅极氧化层的单位电容大小，为金氧半场效晶体管的栅极宽度与栅极长度的比值。

VN1'＝Vref2'-Vdata'+Vth'+V2'+Vd' 式(16)

VN2'＝V2'+Vd' 式(17)

综合以上所述，本发明提供了一种像素电路，像素电路中的第一晶体管具有第一控制端与第二控制端，第一晶体管经由第一控制端与第二控制端受控于第二节点的电压电平与第一控制信号。通过第一晶体管与其他元件形成的电路结构，像素电路能够以较少的元件实现复杂的时序控制，而且第一晶体管的输出电流较不易受到噪声的影响。从而在减少元件数的情况下，妥善地驱动发光二体元件发光或补偿发光二极管元件的发光亮度，也降低了像素单元的整体面积。

虽然本发明以前述的实施例公开如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为的变动与润饰，均属本发明的权利要求保护范围。关于本发明所界定的保护范围请参考所附的权利要求。