技术总结
本发明公开了一种像素电路结构，其中，所述像素电路结构包括数据线；扫描线，与所述数据线定义出一像素区；主动开关，耦接于所述数据线及扫描线；液晶电容，耦接于所述主动开关；第一存储电容，耦接于所述主动开关；以及第二存储电容，耦接于所述第一存储电容。本发明像素结构具有并列的多个存储电容同时保持像素结构的像素电压大小，改善耦合效应的影响。
技术研发人员：陈猷仁
受保护的技术使用者：惠科股份有限公司;重庆惠科金渝光电科技有限公司
文档号码：201611270319
技术研发日：2016.12.30
技术公布日：2017.05.24