一种像素电路和显示装置的制作方法

本申请涉及显示技术领域，尤其涉及一种像素电路和显示装置。

背景技术：

有机发光显示装置是一种应用有机发光二极管作为发光器件的显示装置，具有对比度高、厚度薄、视角广、反应速度快、低功耗等特点，被越来越多地应用到各个显示以及照明领域。

现有的有机发光显示装置中，通常可以包含多个像素电路，每个像素电路中，通常可以包含电源，驱动薄膜晶体管以及发光二极管，在像素电路的发光阶段，该电源可以作用于驱动薄膜晶体管，使得驱动薄膜晶体管输出电流，该电流流经发光二极管，使得发光二极管发光。

通常，流经发光二极管的电流与电源提供的电源电压有关，电源电压越大，流经发光二极管的电流越大，显示装置的亮度越高。然而，在实际应用中，显示装置中包含的多个像素电路通常由同一个电源提供电源电压，该电源电压在传输过程中不可避免的会产生电源电压降(IR drop)，导致作用在每一个像素电路的实际电源电压不同，进而导致流经每一个发光二极管的电流不同，显示装置显示的亮度不均匀。

技术实现要素：

本申请实施例提供一种像素电路和显示装置，用于解决现有的显示装置中，由于电源电压降导致的流经发光二极管的电流不同，显示装置显示的亮度不均匀的问题。

本申请实施例提供一种像素电路，包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管、第五薄膜晶体管、第六薄膜晶体管、发光二极管以及存储电容，其中：

所述第一薄膜晶体管的栅极分别与所述第二薄膜晶体管的源极、所述第三薄膜晶体管的源极以及所述存储电容的一端连接，所述第三薄膜晶体管的漏极分别与所述第五薄膜晶体管的漏极以及参考电压信号线连接，所述存储电容的另一端分别与所述第四薄膜晶体管的漏极以及所述第五薄膜晶体管的源极连接，所述第四薄膜晶体管的源极与数据信号线连接；

所述第一薄膜晶体管的源极与第一电源连接；

所述第一薄膜晶体管的漏极分别与所述第二薄膜晶体管的漏极以及所述第六薄膜晶体管的源极连接，所述第六薄膜晶体管的漏极与所述发光二极管的阳极连接，所述发光二极管的阴极与第二电源连接。

优选地，所述第一电源，用于为所述第一薄膜晶体管提供电源电压；

所述发光二极管发光时电流流入所述第二电源。

优选地，所述参考电压信号线用于提供参考电压，所述参考电压为负电压，并用于对所述第一薄膜晶体管的栅极以及所述存储电容的一端进行初始化；

所述数据信号线用于提供数据电压。

优选地，所述第三薄膜晶体管的栅极与第一扫描线连接，所述第一扫描线用于提供第一扫描信号，所述第一扫描信号用于控制所述第三薄膜晶体管处于导通状态或截止状态；

所述第四薄膜晶体管的栅极与第二扫描线连接，所述第二扫描线用于提供第二扫描信号，所述第二扫描信号用于控制所述第四薄膜晶体管处于导通状态或截止状态；

所述第二薄膜晶体管的栅极以及所述第五薄膜晶体管的栅极与第三扫描线连接，所述第三扫描线用于提供第三扫描信号，所述第三扫描信号用于控制所述第二薄膜晶体管以及所述第五薄膜晶体管处于导通状态或截止状态；

所述第六薄膜晶体管的栅极与第一发光控制线连接，所述第一发光控制线用于提供第一发光控制信号，所述第一发光控制信号用于控制所述第六薄膜晶体管处于导通状态或截止状态。

优选地，所述第一扫描信号控制所述第三薄膜晶体管处于导通状态时，所述参考电压信号线与所述第一薄膜晶体管的栅极以及所述存储电容的一端连接，所述参考电压对所述第一薄膜晶体管的栅极以及所述存储电容的一端进行初始化；

所述第二扫描信号控制所述第四薄膜晶体管处于导通状态时，所述数据信号线与所述存储电容的另一端连接，所述数据电压通过所述存储电容输入所述像素电路；

所述第三扫描信号控制所述第二薄膜晶体管以及所述第五薄膜晶体管处于导通状态时，所述第一薄膜晶体管的栅极与漏极连接，对所述第一薄膜晶体管的阈值电压进行补偿，所述参考电压信号线与所述存储电容的另一端连接，对所述存储电容的另一端进行初始化；

所述第一发光控制信号控制所述第六薄膜晶体管处于导通状态时，电流流经所述发光二极管，所述电流与所述第一电源无关。

优选地，所述像素电路还包括：第七薄膜晶体管，其中：

所述第七薄膜晶体管的源极与所述第一电源连接，漏极与所述第一薄膜晶体管的源极连接，栅极与第二发光控制线连接；

所述第二发光控制线用于提供第二发光控制信号，所述第二发光控制信号控制所述第七薄膜晶体管处于导通状态时，所述第一电源与所述第一薄膜晶体管的源极连接，所述第一电源向所述第一薄膜晶体管的源极施加电压。

优选地，所述像素电路还包括：第八薄膜晶体管，其中：

所述第八薄膜晶体管的源极与所述参考电压信号线连接，漏极与所述发光二极管的阳极连接。

优选地，所述第八薄膜晶体管的栅极与所述第一扫描线连接，所述第一扫描信号控制所述第八薄膜晶体管处于导通状态时，所述参考电压对所述发光二极管的阳极进行初始化。

优选地，所述第一薄膜晶体管为P型薄膜晶体管；

所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管以及所述第八薄膜晶体管为N型薄膜晶体管或P型薄膜晶体管。

本申请实施例还提供一种显示装置，该显示装置包括上述记载的所述像素电路。

本申请实施例采用的上述至少一个技术方案能够达到以下有益效果：

本申请实施例提供的像素电路，包括六个薄膜晶体管、一个存储电容以及一个发光二极管，在发光二极管的发光阶段，该像素电路可以实现对电源电压的补偿，使得流经发光二极管的电流与输入该像素电路中的数据电压以及参考电压有关，与电源电压无关，从而有效避免由于电源电压降导致的流入每一个发光二极管的电流不同，显示装置显示不均匀的问题。

此外，本申请实施例提供的像素电路还可以对驱动薄膜晶体管阈值电压进行补偿，有效避免由于驱动薄膜晶体管阈值电压的不同导致的显示装置显示不均匀的问题。

附图说明

此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1为本申请实施例提供的一种像素电路的结构示意图；

图2为本申请实施例提供的一种像素电路的驱动方法的时序图；

图3为本申请实施例提供的另一种像素电路的结构示意图；

图4为本申请实施例提供的另一种像素电路的驱动方法的时序图；

图5为本申请实施例提供的又一种像素电路的结构示意图；

图6为本申请实施例提供的又一种像素电路的驱动方法的时序图；

图7为本申请实施例提供的再一种像素电路的结构示意图；

图8为本申请实施例提供的再一种像素电路的驱动方法的时序图。

具体实施方式

下面结合本申请具体实施例及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

需要说明的是，在本申请实施例提供的像素电路中，所述第一薄膜晶体管为驱动薄膜晶体管，具体可以为P型薄膜晶体管；所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管以及所述第八薄膜晶体管可以均为P型薄膜晶体管，也可以均为N型薄膜晶体管，还可以是其中至少一个为P型薄膜晶体管，其余的为N型薄膜晶体管，本申请实施例不做具体限定。

所述发光二极管可以是LED，也可以是OLED，这里也不做具体限定。

以下结合附图，详细说明本申请各实施例提供的技术方案。

图1为本申请实施例提供的一种像素电路的结构示意图。所述像素电路如下所述。

如图1所示，所述像素电路包括第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5、第六薄膜晶体管M6、存储电容C以及发光二极管D1。

其中，图1所示的像素电路中，第一薄膜晶体管M1、第二薄膜晶体管M2、第三薄膜晶体管M3、第四薄膜晶体管M4、第五薄膜晶体管M5以及第六薄膜晶体管M6均为P型薄膜晶体管，发光二极管D1为OLED。

图1所示的像素电路的电路连接结构如下所述：

第一薄膜晶体管M1的栅极分别与第二薄膜晶体管M2的源极、第三薄膜晶体管M3的源极以及存储电容C的一端(图1所示的N1点)连接，第一薄膜晶体管M1的源极与第一电源VDD连接，第一薄膜晶体管M1的漏极分别与第二薄膜晶体管M2的漏极以及第六薄膜晶体管M6的源极连接；

第三薄膜晶体管M3的漏极分别与第五薄膜晶体管M5的漏极以及参考电压信号线连接；

第四薄膜晶体管M4的源极与数据信号线连接，第四薄膜晶体管M4的漏极分别与第五薄膜晶体管M5的源极以及存储电容C的另一端(图1所示的N2点)连接；

第六薄膜晶体管M6的漏极与发光二极管D1的阳极连接；

发光二极管D1的阴极与第二电源VSS连接。

本申请实施例中，所述第一电源VDD可以是正电压，并用于为第一薄膜晶体管M1提供电源电压，第一薄膜晶体管M1在第一电源VDD的作用下，可以输出电流，该电流流入发光二极管D1，可以使得发光二极管D1发光。在发光二极管D1发光时，该电流流入第二电源VSS，第二电源VSS可以是负电压。

所述数据信号线可以用于提供数据电压Vdata，所述参考电压信号线可以用于提供参考电压Vref。本申请实施例中，参考电压Vref可以为负电压，并用于对第一薄膜晶体管M1的栅极以及存储电容C的一端(图1所示的N1点)进行初始化。

图1所示的像素电路中，S1为第一扫描线提供的第一扫描信号，S2为第二扫描线提供的第二扫描信号，S3为第三扫描线提供的第三扫描信号，EM1为第一发光控制线提供的第一发光控制信号，其中：

第三薄膜晶体管M3的栅极与所述第一扫描线连接，所述第一扫描线提供的第一扫描信号S1可以控制第三薄膜晶体管M3处于导通状态或截止状态；

第四薄膜晶体管M4的栅极与所述第二扫描线连接，所述第二扫描线提供的第二扫描信号S2可以控制第四薄膜晶体管M4处于导通状态或截止状态；

第二薄膜晶体管M2的栅极以及第五薄膜晶体管M5的栅极与第三扫描线连接，所述第三扫描线提供的第三扫描信号S3可以控制第二薄膜晶体管M2以及第五薄膜晶体管M5处于导通状态或截止状态；

第六薄膜晶体管M6的栅极与所述第一发光控制线连接，所述第一发光控制线提供的第一发光控制信号EM1可以控制第六薄膜晶体管M6处于导通状态或截止状态。

本申请实施例中，在第一扫描信号S1控制第三薄膜晶体管M3处于导通状态时，所述参考电压线通过第三薄膜晶体管M3与第一薄膜晶体管M1的栅极以及存储电容C的一端N1点连接，此时，参考电压Vref可以向第一薄膜晶体管M1的栅极以及存储电容C的一端N1点(即存储电容C的右极板)施加电压，使得第一薄膜晶体管M1的栅极电压以及存储电容C的右极板电压均为Vref，实现对第一薄膜晶体管M1的栅极以及存储电容C的右极板的初始化；

在第三扫描信号S3控制第二薄膜晶体管M2以及第五薄膜晶体管M5处于导通状态时，针对存储电容C而言，所述参考电压信号线通过第五薄膜晶体管M5与存储电容C的另一端N2点连接，此时，参考电压Vref向存储电容C的左极板(图1所示N2点)施加电压，使得存储电容C的左极板电压为Vref，实现对存储电容C左极板的初始化；针对第一薄膜晶体管M1而言，第一薄膜晶体管M1的栅极与漏极连接，第一电源VDD通过第一薄膜晶体管M1的源极和漏极作用在第一薄膜晶体管M1的栅极，并对第一薄膜晶体管M1的栅极充电。在电路稳定后，第一薄膜晶体管M1的栅极电压以及漏极电压均为VDD-Vth，这样，在发光二极管D1的发光阶段，可以实现对第一薄膜晶体管M1阈值电压的补偿，其中，Vth为第一薄膜晶体管M1的阈值电压；

在第二扫描信号S2控制第四薄膜晶体管M4处于导通状态时，所述数据信号线通过第四薄膜晶体管M4与存储电容C的另一端N2点连接，此时，数据电压Vdata存储电容C的左极板(图1所示的N2点)施加电压，以输入所述像素电路中；

在第一发光控制信号EM1控制第六薄膜晶体管M6处于导通状态时，第一薄膜晶体管M1产生的电流可以流经发光二极管D1，使得发光二极管D1发光。其中，本申请实施例提供的像素电路，可以对第一电源VDD提供的电源电压进行补偿，使得电流流经发光二极管D1时，该电流与第一电源VDD无关。这样，可以避免第一电源VDD产生的电源电压降对显示装置显示均匀性的影响。

图2为本申请实施例提供的一种像素电路的驱动方法的时序图。图2所示的时序图可以用于驱动图1所述的像素电路。

具体地，图2所示的时序图在驱动图1所示的像素电路时，工作周期可以分为四个阶段：第一阶段t1、第二阶段t2、第三阶段t3以及第四阶段t4，其中，图2中的S1为第一扫描信号，用于控制图1所示的第三薄膜晶体管M3处于导通状态或截止状态，S2为第二扫描信号，用于控制图1所示的第四薄膜晶体管M4处于导通状态或截止状态，S3为第三扫描信号，用于控制图1所示的第二薄膜晶体管M2以及第五薄膜晶体管M5处于导通状态或截止状态，EM1为第一发光控制信号，用于控制图1所示的第六薄膜晶体管M6处于导通状态或截止状态。

下面将分别针对上述四个阶段进行说明：

第一阶段t1:

由于第一扫描信号S1由高电平变为低电平，第二扫描信号S2保持高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由低电平变为高电平，因此，第三薄膜晶体管M3由截止状态变为导通状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由导通状态变为截止状态。

此时，参考电压Vref经过第三薄膜晶体管M3向第一薄膜晶体管M1的栅极以及存储电容C的右极板(图1所示的N1点)施加电压，使得第一薄膜晶体管M1的栅极电压以及存储电容C的右极板电压均为Vref，即参考电压Vref实现对第一薄膜晶体管M1的栅极以及存储电容C的右极板的初始化。

第二阶段t2：

由于第一扫描信号S1由低电平变为高电平，第二扫描信号S2保持高电平，第三扫描信号S3由高电平变为低电平，第一发光控制信号EM1保持高电平，因此，第三薄膜晶体管M3由导通状态变为截止状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5由截止状态变为导通状态，第六薄膜晶体管M6仍处于截止状态。

此时，第一薄膜晶体管M1的栅极与漏极连接，第一电源VDD对第一薄膜晶体管M1的栅极充电，电路稳定后，第一薄膜晶体管M1的栅极电压以及漏极电压均为VDD-Vth，其中，Vth为第一薄膜晶体管M1的阈值电压；同时，参考电压Vref通过第五薄膜晶体管M5向存储电容C的左极板(图1所示的N2点)施加电压，使得存储电容C的左极板电压为Vref，对存储电容C的左极板进行初始化。

在第二阶段t2，存储电容C的右极板电压等于第一薄膜晶体管M1的栅极电压，即为VDD-Vth。

第三阶段t3：

由于第一扫描信号S1保持高电平，第二扫描信号S2由高电平变为低电平，第三扫描信号S3由低电平变为高电平，第一发光控制信号EM1保持高电平，因此，第三薄膜晶体管M3处于截止状态，第四薄膜晶体管M4由截止状态变为导通状态，第二薄膜晶体管M2、第五薄膜晶体管M5由导通状态变为截止状态，第六薄膜晶体管M6仍处于截止状态。

此时，数据电压Vdata向存储电容C的左极板(图1所示的N2点)施加电压，使得存储电容C的左极板电压由Vref变为Vdata，相应地，存储电容C的右极板(图1所示的N1点)电压由VDD-Vth变为VDD-Vth+Vdata-Vref，即第一薄膜晶体管M1的栅极电压也由VDD-Vth变为VDD-Vth+Vdata-Vref。

第四阶段t4：

由于第一扫描信号S1保持高电平，第二扫描信号S2由低电平变为高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由高电平变为低电平，因此，第三薄膜晶体管M3处于截止状态，第四薄膜晶体管M4由导通状态变为截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由截止状态变为导通状态。

此时，在第一电源VDD的作用下，第一薄膜晶体管M1产生驱动电流，该驱动电流通过第六薄膜晶体管M6流入发光二极管D1，使得发光二极管D1发光。其中，流经发光二极管D1的电流可以表示为：

其中，μ为第一薄膜晶体管M1的电子迁移率，C_ox为第一薄膜晶体管M1单位面积的栅氧化层电容，W/L为第一薄膜晶体管M1的宽长比，Vs为第一薄膜晶体管M1的源极电压VDD，Vg为第一薄膜晶体管M1的栅极电压VDD-Vth+Vdata-Vref。

由上述公式可知，流经发光二极管D1的电流与参考电压Vref以及数据电压Vdata有关，与第一电源VDD无关，也与第一薄膜晶体管M1的阈值电压Vth无关，实现了对第一电源VDD的补偿，避免了第一电源VDD的电源电压降对显示效果的影响，保证了显示装置显示的均匀性，同时，实现了对第一薄膜晶体管M1的阈值电压的补偿，避免了由于第一薄膜晶体管M1的阈值电压的不同导致的显示装置显示不均匀的问题。

在本申请提供的另一实施例中，所述像素电路还可以包括：第七薄膜晶体管，其中：

所述第七薄膜晶体管的源极与所述第一电源连接，漏极与所述第一薄膜晶体管的源极连接，栅极与第二发光控制线连接；

所述第二发光控制线用于提供第二发光控制信号，所述第二发光控制信号用于控制所述第七薄膜晶体管处于导通状态或截止状态。

本申请实施例中，所述第七薄膜晶体管可以是P型薄膜晶体管，也可以是N型薄膜晶体管。

如图3所示，图3为本申请实施例提供的另一种像素电路的结构示意图。图3与图1相比，增加了第七薄膜晶体管M7，其中，图3所示的第七薄膜晶体管M7可以是P型薄膜晶体管。

图3中，第七薄膜晶体管M7的源极与第一电源VDD连接，漏极与第一薄膜晶体管M1的源极连接，栅极与第二发光控制线连接，所述第二发光控制线用于提供第二发光控制信号EM2，第二发光控制信号EM2用于控制第七薄膜晶体管M7处于导通状态或截止状态。其中，第二发光控制信号EM2控制第七薄膜晶体管M7处于导通状态时，第一电源VDD可以通过第七薄膜晶体管M7与第一薄膜晶体管M1的源极连接，并向第一薄膜晶体管M1的源极施加电压。

图3所示的像素电路，第一扫描信号S1、第二扫描信号S2、第三扫描信号S3以及第一发光控制信号EM1在所述像素电路中的作用与图1所示像素电路中的第一扫描信号S1、第二扫描信号S2、第三扫描信号S3以及第一发光控制信号EM1所起的作用相同，这里不再重复描述。

图4为本申请实施例提供的另一种像素电路的驱动方法的时序图。图4所示的时序图可以用于驱动图3所示的像素电路。具体地：

图4所示的时序图在驱动图3所示的像素电路工作时，工作周期可以分为四个阶段：第一阶段t1、第二阶段t2、第三阶段t3以及第四阶段t4，其中，EM2为第二发光控制信号，用于控制图3所示的第七薄膜晶体管M7处于导通状态或截止状态，S1、S2、S3以及EM1与图2中记载的S1、S2、S3以及EM1相同，这里不再重复描述。

下面将分别针对上述四个阶段进行说明：

第一阶段t1:

由于第一扫描信号S1由高电平变为低电平，第二扫描信号S2保持高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由低电平变为高电平，第二发光控制信号EM2由低电平变为高电平，因此，第三薄膜晶体管M3由截止状态变为导通状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由导通状态变为截止状态，第七薄膜晶体管M7由导通状态变为截止状态。

此时，参考电压Vref经过第三薄膜晶体管M3向第一薄膜晶体管M1的栅极以及存储电容C的右极板(图3所示的N1点)施加电压，使得第一薄膜晶体管M1的栅极电压以及存储电容C的右极板电压均为Vref，即参考电压Vref实现对第一薄膜晶体管M1的栅极以及存储电容C的右极板的初始化。

第二阶段t2：

由于第一扫描信号S1由低电平变为高电平，第二扫描信号S2保持高电平，第三扫描信号S3由高电平变为低电平，第一发光控制信号EM1保持高电平，第二发光控制信号EM2由高电平变为低电平，因此，第三薄膜晶体管M3由导通状态变为截止状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5由截止状态变为导通状态，第六薄膜晶体管M6仍处于截止状态，第七薄膜晶体管M7由截止状态变为导通状态。

此时，第一薄膜晶体管M1的栅极与漏极连接，第一电源VDD通过第七薄膜晶体管M7向第一薄膜晶体管M1的源极施加电压，并通过第一薄膜晶体管M1的漏极对第一薄膜晶体管M1的栅极充电，电路稳定后，第一薄膜晶体管M1的栅极电压以及漏极电压均为VDD-Vth，其中，Vth为第一薄膜晶体管M1的阈值电压；同时，参考电压Vref通过第五薄膜晶体管M5向存储电容C的左极板(图3所示的N2点)施加电压，使得存储电容C的左极板电压为Vref，对存储电容C的左极板进行初始化。

在第二阶段t2，存储电容C的右极板电压等于第一薄膜晶体管M1的栅极电压，即为VDD-Vth。

第三阶段t3：

由于第一扫描信号S1保持高电平，第二扫描信号S2由高电平变为低电平，第三扫描信号S3由低电平变为高电平，第一发光控制信号EM1保持高电平，第二发光控制信号EM2由低电平变为高电平，因此，第三薄膜晶体管M3处于截止状态，第四薄膜晶体管M4由截止状态变为导通状态，第二薄膜晶体管M2、第五薄膜晶体管M5由导通状态变为截止状态，第六薄膜晶体管M6仍处于截止状态，第七薄膜晶体管M7由导通状态变为截止状态。

此时，数据电压Vdata向存储电容C的左极板(图3所示的N2点)施加电压，使得存储电容C的左极板电压由Vref变为Vdata，相应地，存储电容C的右极板(图3所示的N1点)电压由VDD-Vth变为VDD-Vth+Vdata-Vref，即第一薄膜晶体管M1的栅极电压也由VDD-Vth变为VDD-Vth+Vdata-Vref。

第四阶段t4：

由于第一扫描信号S1保持高电平，第二扫描信号S2由低电平变为高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由高电平变为低电平，第二发光控制信号EM2由高电平变为低电平，因此，第三薄膜晶体管M3处于截止状态，第四薄膜晶体管M4由导通状态变为截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由截止状态变为导通状态，第七薄膜晶体管M7由截止状态变为导通状态。

此时，第一电源VDD通过第七薄膜晶体管M7向第一薄膜晶体管M1的源极施加电压，在第一电源VDD的作用下，第一薄膜晶体管M1产生驱动电流，该驱动电流通过第六薄膜晶体管M6流入发光二极管D1，使得发光二极管D1发光。其中，流经发光二极管D1的电流可以表示为：

其中，μ为第一薄膜晶体管M1的电子迁移率，C_ox为第一薄膜晶体管M1单位面积的栅氧化层电容，W/L为第一薄膜晶体管M1的宽长比，Vs为第一薄膜晶体管M1的源极电压VDD，Vg为第一薄膜晶体管M1的栅极电压VDD-Vth+Vdata-Vref。

由上述公式可知，流经发光二极管D1的电流与参考电压Vref以及数据电压Vdata有关，与第一电源VDD无关，也与第一薄膜晶体管M1的阈值电压Vth无关，实现了对第一电源VDD的补偿，避免了第一电源VDD的电源电压降对显示效果的影响，保证了显示装置显示的均匀性，同时，实现了对第一薄膜晶体管M1的阈值电压的补偿，避免了由于第一薄膜晶体管M1的阈值电压的不同导致的显示装置显示不均匀的问题。

在本申请提供的又一实施例中，针对图1所示的像素电路，所述像素电路还可以包括：第八薄膜晶体管，其中：

所述第八薄膜晶体管的源极与所述参考电压信号线连接，漏极与所述发光二极管的阳极连接。

本申请实施例中，所述第八薄膜晶体管可以是P型薄膜晶体管，也可以是N型薄膜晶体管。

所述第八薄膜晶体管的栅极可以与所述第一扫描线连接，所述第一扫描线提供的所述第一扫描信号可以控制所述第八薄膜晶体管处于导通状态或截止状态。

如图5所示，图5为本申请实施例提供的又一种像素电路的结构示意图。图5与图1相比，增加了第八薄膜晶体管M8，其中，图5所示的第八薄膜晶体管M8可以是P型薄膜晶体管。

图5中，第八薄膜晶体管M8的源极与参考电压信号线连接，所述参考电压信号线用于提供参考电压Vref，漏极与发光二极管D1的阳极连接，栅极与第一扫描线连接，所述第一扫描线用于提供第一扫描信号S1。

图5中的第一扫描信号S1用于控制第三薄膜晶体管M3以及第八薄膜晶体管M8处于导通状态或截止状态。其中，第一扫描信号S1控制第八薄膜晶体管M8处于导通状态时，参考电压Vref可以通过第八薄膜晶体管M8与发光二极管D1的阳极连接，并对发光二极管D1进行初始化。

本申请实施例中，参考电压Vref可以是比第二电源VSS还要低的负压，这样，在参考电压Vref对发光二极管D1的阳极进行初始化时，可以保证发光二极管D1不发光。由于本申请实施例的像素电路可以对发光二极管D1的阳极进行初始化，因此，所述像素电路在发光二极管D1的非发光阶段可以显示纯黑，从而提高显示装置的对比度。

图5所示的像素电路，第二扫描信号S2、第三扫描信号S3以及第一发光控制信号EM1在所述像素电路中的作用与图1所示像素电路中的第二扫描信号S2、第三扫描信号S3以及第一发光控制信号EM1所起的作用相同，这里不再重复描述。

图6为本申请实施例提供的另一种像素电路的驱动方法的时序图。图6所示的时序图可以用于驱动图5所示的像素电路。具体地：

图6所示的时序图在驱动图5所示的像素电路时，工作周期可以分为四个阶段：第一阶段t1、第二阶段t2、第三阶段t3以及第四阶段t4，其中，图6中的S1为第一扫描信号，用于控制图5所示的第三薄膜晶体管M3以及第八薄膜晶体管M8处于导通状态或截止状态，S2、S3以及EM1与图2中记载的S2、S3以及EM1相同，这里不再重复描述。

下面将分别针对上述四个阶段进行说明：

第一阶段t1:

由于第一扫描信号S1由高电平变为低电平，第二扫描信号S2保持高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由低电平变为高电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8由截止状态变为导通状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由导通状态变为截止状态。

此时，参考电压Vref经过第三薄膜晶体管M3向第一薄膜晶体管M1的栅极以及存储电容C的右极板(图5所示的N1点)施加电压，使得第一薄膜晶体管M1的栅极电压以及存储电容C的右极板电压均为Vref，即参考电压Vref实现对第一薄膜晶体管M1的栅极以及存储电容C的右极板的初始化。

同时，参考电压Vref通过第八薄膜晶体管M8向发光二极管D1的阳极施加电压，使得发光二极管D1的阳极电压变为Vref，由于Vref可以是比第二电源VSS还要低的负压，因此，在第一阶段t1，发光二极管D1不发光。这样，在发光二极管D1的非发光阶段像素可以显示纯黑，从而提高显示装置的对比度。

第二阶段t2：

由于第一扫描信号S1由低电平变为高电平，第二扫描信号S2保持高电平，第三扫描信号S3由高电平变为低电平，第一发光控制信号EM1保持高电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8由导通状态变为截止状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5由截止状态变为导通状态，第六薄膜晶体管M6仍处于截止状态。

此时，第一薄膜晶体管M1的栅极与漏极连接，第一电源VDD对第一薄膜晶体管M1的栅极充电，电路稳定后，第一薄膜晶体管M1的栅极电压以及漏极电压均为VDD-Vth，其中，Vth为第一薄膜晶体管M1的阈值电压；同时，参考电压Vref通过第五薄膜晶体管M5向存储电容C的左极板(图5所示的N2点)施加电压，使得存储电容C的左极板电压为Vref，对存储电容C的左极板进行初始化。

在第二阶段t2，存储电容C的右极板电压等于第一薄膜晶体管M1的栅极电压，即为VDD-Vth。

第三阶段t3：

由于第一扫描信号S1保持高电平，第二扫描信号S2由高电平变为低电平，第三扫描信号S3由低电平变为高电平，第一发光控制信号EM1保持高电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8处于截止状态，第四薄膜晶体管M4由截止状态变为导通状态，第二薄膜晶体管M2、第五薄膜晶体管M5由导通状态变为截止状态，第六薄膜晶体管M6仍处于截止状态。

此时，数据电压Vdata向存储电容C的左极板(图5所示的N2点)施加电压，使得存储电容C的左极板电压由Vref变为Vdata，相应地，存储电容C的右极板(图5所示的N1点)电压由VDD-Vth变为VDD-Vth+Vdata-Vref，即第一薄膜晶体管M1的栅极电压也由VDD-Vth变为VDD-Vth+Vdata-Vref。

第四阶段t4：

由于第一扫描信号S1保持高电平，第二扫描信号S2由低电平变为高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由高电平变为低电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8处于截止状态，第四薄膜晶体管M4由导通状态变为截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由截止状态变为导通状态。

此时，在第一电源VDD的作用下，第一薄膜晶体管M1产生驱动电流，该驱动电流通过第六薄膜晶体管M6流入发光二极管D1，使得发光二极管D1发光。其中，流经发光二极管D1的电流可以表示为：

其中，μ为第一薄膜晶体管M1的电子迁移率，C_ox为第一薄膜晶体管M1单位面积的栅氧化层电容，W/L为第一薄膜晶体管M1的宽长比，Vs为第一薄膜晶体管M1的源极电压VDD，Vg为第一薄膜晶体管M1的栅极电压VDD-Vth+Vdata-Vref。

由上述公式可知，流经发光二极管D1的电流与参考电压Vref以及数据电压Vdata有关，与第一电源VDD无关，也与第一薄膜晶体管M1的阈值电压Vth无关，实现了对第一电源VDD的补偿，避免了第一电源VDD的电源电压降对显示效果的影响，保证了显示装置显示的均匀性，同时，实现了对第一薄膜晶体管M1的阈值电压的补偿，避免了由于第一薄膜晶体管M1的阈值电压的不同导致的显示装置显示不均匀的问题。

在本申请提供的再一实施例中，针对图3所示的像素电路，所述像素电路也可以包括：第八薄膜晶体管，其中：

所述第八薄膜晶体管的源极与所述参考电压信号线连接，漏极与所述发光二极管的阳极连接。

本申请实施例中，所述第八薄膜晶体管可以是P型薄膜晶体管，也可以是N型薄膜晶体管。

所述第八薄膜晶体管的栅极可以与所述第一扫描线连接，所述第一扫描线提供的所述第一扫描信号可以控制所述第八薄膜晶体管处于导通状态或截止状态。

如图7所示，图7为本申请实施例提供的再一种像素电路的结构示意图。图7与图3相比，增加了第八薄膜晶体管M8，其中，图7所示的第八薄膜晶体管M8可以是P型薄膜晶体管。

图7中，第八薄膜晶体管M8的源极与参考电压信号线连接，所述参考电压信号线用于提供参考电压Vref，漏极与发光二极管D1的阳极连接，栅极与第一扫描线连接，所述第一扫描线用于提供第一扫描信号S1。

图7中的第一扫描信号S1用于控制第三薄膜晶体管M3以及第八薄膜晶体管M8处于导通状态或截止状态。其中，第一扫描信号S1控制第八薄膜晶体管M8处于导通状态时，参考电压Vref可以通过第八薄膜晶体管M8与发光二极管D1的阳极连接，并对发光二极管D1进行初始化。

本申请实施例中，参考电压Vref可以是比第二电源VSS还要低的负压，这样，在参考电压Vref对发光二极管D1的阳极进行初始化时，可以保证发光二极管D1不发光。

图7所示的像素电路，第二扫描信号S2、第三扫描信号S3以及第一发光控制信号EM1在所述像素电路中的作用与图3所示像素电路中的第二扫描信号S2、第三扫描信号S3以及第一发光控制信号EM1所起的作用相同，这里不再重复描述.

图8为本申请实施例提供的另一种像素电路的驱动方法的时序图。图8所示的时序图可以用于驱动图7所示的像素电路。具体地：

图8所示的时序图在驱动图7所示的像素电路时，工作周期可以分为四个阶段：第一阶段t1、第二阶段t2、第三阶段t3以及第四阶段t4，其中，图8中的S1为第一扫描信号，用于控制图7所示的第三薄膜晶体管M3以及第八薄膜晶体管M8处于导通状态或截止状态，S2、S3、EM1以及EM2与图4中记载的S2、S3、EM1以及EM2相同，这里不再重复描述。

下面将分别针对上述四个阶段进行说明：

第一阶段t1:

由于第一扫描信号S1由高电平变为低电平，第二扫描信号S2保持高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由低电平变为高电平，第二发光控制信号EM2由低电平变为高电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8由截止状态变为导通状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由导通状态变为截止状态，第七薄膜晶体管M7由导通状态变为截止状态。

此时，参考电压Vref经过第三薄膜晶体管M3向第一薄膜晶体管M1的栅极以及存储电容C的右极板(图7所示的N1点)施加电压，使得第一薄膜晶体管M1的栅极电压以及存储电容C的右极板电压均为Vref，即参考电压Vref实现对第一薄膜晶体管M1的栅极以及存储电容C的右极板的初始化。

同时，参考电压Vref通过第八薄膜晶体管M8向发光二极管D1的阳极施加电压，使得发光二极管D1的阳极电压变为Vref，由于Vref可以是比第二电源VSS还要低的负压，因此，在第一阶段t1，发光二极管D1不发光。这样，在发光二极管D1的非发光阶段像素可以显示纯黑，从而提高显示装置的对比度。

第二阶段t2：

由于第一扫描信号S1由低电平变为高电平，第二扫描信号S2保持高电平，第三扫描信号S3由高电平变为低电平，第一发光控制信号EM1保持高电平，第二发光控制信号EM2由高电平变为低电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8由导通状态变为截止状态，第四薄膜晶体管M4处于截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5由截止状态变为导通状态，第六薄膜晶体管M6仍处于截止状态，第七薄膜晶体管M7由截止状态变为导通状态。

此时，第一薄膜晶体管M1的栅极与漏极连接，第一电源VDD通过第七薄膜晶体管M7向第一薄膜晶体管M1的源极施加电压，并通过第一薄膜晶体管M1的漏极对第一薄膜晶体管M1的栅极充电，电路稳定后，第一薄膜晶体管M1的栅极电压以及漏极电压均为VDD-Vth，其中，Vth为第一薄膜晶体管M1的阈值电压；同时，参考电压Vref通过第五薄膜晶体管M5向存储电容C的左极板(图7所示的N2点)施加电压，使得存储电容C的左极板电压为Vref，对存储电容C的左极板进行初始化。

在第二阶段t2，存储电容C的右极板电压等于第一薄膜晶体管M1的栅极电压，即为VDD-Vth。

第三阶段t3：

由于第一扫描信号S1保持高电平，第二扫描信号S2由高电平变为低电平，第三扫描信号S3由低电平变为高电平，第一发光控制信号EM1保持高电平，第二发光控制信号EM2由低电平变为高电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8处于截止状态，第四薄膜晶体管M4由截止状态变为导通状态，第二薄膜晶体管M2、第五薄膜晶体管M5由导通状态变为截止状态，第六薄膜晶体管M6仍处于截止状态，第七薄膜晶体管M7由导通状态变为截止状态。

此时，数据电压Vdata向存储电容C的左极板(图7所示的N2点)施加电压，使得存储电容C的左极板电压由Vref变为Vdata，相应地，存储电容C的右极板(图7所示的N1点)电压由VDD-Vth变为VDD-Vth+Vdata-Vref，即第一薄膜晶体管M1的栅极电压也由VDD-Vth变为VDD-Vth+Vdata-Vref。

第四阶段t4：

由于第一扫描信号S1保持高电平，第二扫描信号S2由低电平变为高电平，第三扫描信号S3保持高电平，第一发光控制信号EM1由高电平变为低电平，第二发光控制信号EM2由高电平变为低电平，因此，第三薄膜晶体管M3、第八薄膜晶体管M8处于截止状态，第四薄膜晶体管M4由导通状态变为截止状态，第二薄膜晶体管M2、第五薄膜晶体管M5处于截止状态，第六薄膜晶体管M6由截止状态变为导通状态，第七薄膜晶体管M7由截止状态变为导通状态。

此时，第一电源VDD通过第七薄膜晶体管M7向第一薄膜晶体管M1的源极施加电压，在第一电源VDD的作用下，第一薄膜晶体管M1产生驱动电流，该驱动电流通过第六薄膜晶体管M6流入发光二极管D1，使得发光二极管D1发光。其中，流经发光二极管D1的电流可以表示为：

其中，μ为第一薄膜晶体管M1的电子迁移率，C_ox为第一薄膜晶体管M1单位面积的栅氧化层电容，W/L为第一薄膜晶体管M1的宽长比，Vs为第一薄膜晶体管M1的源极电压VDD，Vg为第一薄膜晶体管M1的栅极电压VDD-Vth+Vdata-Vref。

由上述公式可知，流经发光二极管D1的电流与参考电压Vref以及数据电压Vdata有关，与第一电源VDD无关，也与第一薄膜晶体管M1的阈值电压Vth无关，实现了对第一电源VDD的补偿，避免了第一电源VDD的电源电压降对显示效果的影响，保证了显示装置显示的均匀性，同时，实现了对第一薄膜晶体管M1的阈值电压的补偿，避免了由于第一薄膜晶体管M1的阈值电压的不同导致的显示装置显示不均匀的问题。

本申请实施例提供的像素电路，包括六个薄膜晶体管、一个存储电容以及一个发光二极管，在发光二极管的发光阶段，该像素电路可以实现对电源电压的补偿，使得流经发光二极管的电流与输入该像素电路中的数据电压以及参考电压有关，与电源电压无关，从而有效避免由于电源电压降导致的流入每一个发光二极管的电流不同，显示装置显示不均匀的问题。

此外，本申请实施例提供的像素电路还可以对驱动薄膜晶体管阈值电压进行补偿，有效避免由于驱动薄膜晶体管阈值电压的不同导致的显示装置显示不均匀的问题。

本申请实施例还提供一种显示装置，所述显示装置可以包括上述记载的所述像素电路。

本领域的技术人员应明白，尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。