本发明实施例涉及显示技术领域，具体涉及一种移位寄存器及其驱动方法、栅极驱动电路、显示装置。
背景技术：
近年来，平板显示器，如薄膜晶体管液晶显示面板(Thin Film Transistor-Liquid Crystal Display，TFT-LCD)和有源矩阵有机发光二极管显示面板(Active Matrix Organic Light Emitting Diode，AMOLED)，由于具有重量轻，厚度薄以及低功耗等优点，因而被广泛应用于电视、手机等电子产品中。
随着显示技术的发展，高分辨率、窄边框的显示面板成为发展的趋势，为此出现了阵列基板栅极驱动(Gate Driver on Array，简称GOA)技术。GOA技术直接将显示面板的栅极驱动电路集成在阵列基板上，以代替外接驱动芯片，具有成本低、工序少、产能高等优点。栅极驱动电路通常由移位寄存器实现，移位寄存器将时钟信号转换成开启/关断电压，分别输出到显示面板的各条栅线上。每条栅线通常与一个移位寄存器(即移位寄存器的一级)连接，通过使得各个移位寄存器依序轮流输出开启电压，实现对显示面板中像素的逐行扫描。
经发明人研究发现，现有的移位寄存器存在无法实现双向扫描的功能，且电路的稳定性较差的技术问题，降低了显示面板的工作稳定性、使用可靠性和显示效果。
技术实现要素：
为了解决上述技术问题，本发明提供了一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，不仅实现移位寄存器的双向扫描，同时还提高电路的稳定性，保证了显示面板的工作稳定性、使用可靠性和显示效果。
第一方面，本发明实施例提供了一种移位寄存器，包括：传输子电路、存储子电路和输出控制子电路；
所述传输子电路，与第一信号端、第二信号端、第一输入端、第二输入端和第一节点连接，用于在第一信号端和第二信号端的控制下，向第一节点提供第一输入端或第二输入端的信号；
所述存储子电路，与第一节点、第二节点、第一电源端、第二电源端、第一时钟信号端和第二时钟信号端连接，用于在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号，还用于在第二输出端、第一时钟信号端和第二时钟信号端的控制下，保持第二节点的电位；
所述输出控制子电路，与第二节点、第一电源端、第二电源端、第二时钟信号端、第一输出端和第二输出端连接，用于在第二节点的控制下，向第二输出端提供第一电源端或第二电源端的信号，还用于在第二输出端和第二时钟信号端的控制下，向第一输出端提供第一电源端或第二电源端的信号。
可选地，还包括：输出缓冲子电路和复位子电路；
所述输出缓冲子电路，与第三节点、第一输出端、第一电源端和第二电源端连接，用于在第三节点的控制下，向第一输出端输出第一电源端或第二电源端的信号；其中，输出缓冲子电路通过第三节点与输出控制子电路连接；
所述复位子电路，与第二节点、第二电源端和复位信号端连接，用于在复位信号端的控制下，向第二节点提供第二电源端的信号。
可选地，所述传输子电路包括：第一晶体管、第一子晶体管、第二晶体管和第二子晶体管；其中，
所述第一晶体管的控制极与第一信号端连接，其第一极与第一输入端连接，其第二极与第一节点连接；
所述第一子晶体管的控制极与第二信号端连接，其第一极与第一输入端连接，其第二极与第一节点连接；
所述第二晶体管的控制极与第一信号端连接，其第一极与第一节点连接，其第二极与第二输入端连接；
所述第二子晶体管的控制极与第二信号端连接，其第一极与第二节点连接，其第二极与第二输入端连接；
其中，第一晶体管和第一子晶体管的类型相反，第一晶体管与第二子晶体管的类型相同，第二晶体管和第一子晶体管的类型相同。
可选地，所述存储子电路包括：第三晶体管、第四晶体管、第五晶体管、第五子晶体管、第六晶体管、第六子晶体管、第八晶体管和第九晶体管；其中，
所述第三晶体管的控制极与第一节点连接，其第一极与第一电源端连接，其第二极与第四晶体管的第一极连接；
所述第四晶体管的控制极与第一节点连接，其第一极与第五晶体管的第一极连接，其第二极与第二电源端连接；
所述第五晶体管的控制极与第二时钟信号端连接，其第一极与第五子晶体管的第一极连接，其第二极与第五子晶体管的第二极连接；
所述第五子晶体管的控制极与第一时钟信号端连接，其第二极与第二节点连接；
所述第六晶体管的控制极与第二时钟信号端连接，其第一极与第二节点连接，其第二极与第八晶体管的第二极连接；
所述第六子晶体管的控制极与第一时钟信号端连接，其第一极与第二节点连接，其第二极与第八晶体管的第二极连接；
所述第八晶体管的控制极与第二输出端连接，其第一极与第一电源端连接，其第二极与第九晶体管的第一极连接；
所述第九晶体管的控制极与第二输出端连接，其第二极与第二电源端连接；
所述第五晶体管和所述第五子晶体管的类型相反，所述第五晶体管和所述第六子晶体管的类型相同，所述第六晶体管和所述第五子晶体管的类型相同，所述第三晶体管和所述第四晶体管的类型相反，所述第八晶体管和所述第九晶体管的类型相反。
可选地，所述输出控制子电路包括：第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；其中，
所述第十晶体管的控制极与第二节点连接，其第一极与第一电源端连接，其第二极与第二输出端连接；
所述第十一晶体管的控制极与第二节点连接，其第一极与第二输出端连接，其第二极与第二电源端连接；
所述第十二晶体管的控制极与第二输出端连接，其第一极与第三节点连接，其第二极与第十三晶体管的第一极连接；
所述第十三晶体管的控制极与第二时钟信号端连接，其第二极与第二电源端连接；
所述第十四晶体管的控制极与第二输出端连接，其第一极与第一电源端连接，其第二极与第一输出端连接；
所述第十五晶体管的控制极与第二时钟信号端，其第一极与第二电源端连接，其第二极与第一输出端连接；
所述第十晶体管和所述第十一晶体管的类型相反，所述第十四晶体管和所述第十五晶体管的类型相同，所述第十二晶体管和所述第十三晶体管的类型相同，所述第十二晶体管和所述第十四晶体管的类型相反。
可选地，所述复位子电路包括：第七晶体管；
所述第七晶体管的控制极与复位信号端连接，其第一极与第二节点连接，其第二极与第二电源端连接。
可选地，所述输出缓冲子电路包括：第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；其中，
所述第十六晶体管的控制极与第三节点连接，其第一极与第二电源端连接，其第二极与第十七晶体管的第一极连接；
所述第十七晶体管的控制极与第三节点连接，其第一极与第十八晶体管的控制极连接，其第二极与第二电源端连接；
所述第十八晶体管的控制极与第十九晶体管的控制极连接，其第一极与第一电源端连接，其第二极与第十九晶体管的第一极连接；
所述第十九晶体管的第一极与第二十晶体管的控制连接，其第二极与第二电源端连接；
所述第二十晶体管的控制极与第二十一晶体管的控制极连接，其第一极与第一电源端连接，其第二极与第一输出端连接；
所述第二十一晶体管的第一极与第一输出端连接，其第二极与第二电源端连接；
所述第十六晶体管、所述第十八晶体管和所述第二十晶体管的类型相同，所述第十七晶体管、所述第十九晶体管和所述第二十一晶体管的类型相同，所述第十六晶体管和所述第十七晶体管的类型相反。
可选地，还包括：输出缓冲子电路和复位子电路；所述传输子电路包括：第一晶体管、第一子晶体管、第二晶体管和第二子晶体管；所述存储子电路包括：第三晶体管、第四晶体管、第五晶体管、第五子晶体管、第六晶体管、第六晶体管、第八晶体管和第九晶体管；所述输出控制子电路包括：第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管和第十五晶体管；所述复位子电路包括：第七晶体管；所述输出缓冲子电路包括：第十六晶体管、第十七晶体管、第十八晶体管、第十九晶体管、第二十晶体管和第二十一晶体管；其中，
所述第一晶体管的控制极与第一信号端连接，其第一极与第一输入端连接，其第二极与第一节点连接；
所述第一子晶体管的控制极与第二信号端连接，其第一极与第一输入端连接，其第二极与第一节点连接；
所述第二晶体管的控制极与第一信号端连接，其第一极与第一节点连接，其第二极与第二输入端连接；
所述第二子晶体管的控制极与第二信号端连接，其第一极与第二节点连接，其第二极与第二输入端连接；
所述第三晶体管的控制极与第一节点连接，其第一极与第一电源端连接，其第二极与第四晶体管的第一极连接；
所述第四晶体管的控制极与第一节点连接，其第一极与第五晶体管的第一极连接，其第二极与第二电源端连接；
所述第五晶体管的控制极与第二时钟信号端连接，其第一极与第五子晶体管的第一极连接，其第二极与第五子晶体管的第二极连接；
所述第五子晶体管的控制极与第一时钟信号端连接，其第二极与第二节点连接；
所述第六晶体管的控制极与第二时钟信号端连接，其第一极与第二节点连接，其第二极与第八晶体管的第二极连接；
所述第六子晶体管的控制极与第一时钟信号端连接，其第一极与第二节点连接，其第二极与第八晶体管的第二极连接；
所述第八晶体管的控制极与第二输出端连接，其第一极与第一电源端连接，其第二极与第九晶体管的第一极连接；
所述第九晶体管的控制极与第二输出端连接，其第二极与第二电源端连接；
所述第十晶体管的控制极与第二节点连接，其第一极与第一电源端连接，其第二极与第二输出端连接；
所述第十一晶体管的控制极与第二节点连接，其第一极与第二输出端连接，其第二极与第二电源端连接；
所述第十二晶体管的控制极与第二输出端连接，其第一极与第三节点连接，其第二极与第十三晶体管的第一极连接；
所述第十三晶体管的控制极与第二时钟信号端连接，其第二极与第二电源端连接；
所述第十四晶体管的控制极与第二输出端连接，其第一极与第一电源端连接，其第二极与第三节点连接；
所述第十五晶体管的控制极与第二时钟信号端，其第一极与第二电源端连接，其第二极与第三节点连接；
所述第七晶体管的控制极与复位信号端连接，其第一极与第二节点连接，其第二极与第二电源端连接；
所述第十六晶体管的控制极与第三节点连接；其第一极与第二电源端连接，其第二极与第十七晶体管的第一极连接；
所述第十七晶体管的控制极与第三节点连接，其第一极与第十八晶体管的控制极连接，其第二极与第二电源端连接；
所述第十八晶体管的控制极与第十九晶体管的控制极连接，其第一极与第一电源端连接，其第二极与第十九晶体管的第一极连接；
所述第十九晶体管的第一极与第二十晶体管的控制连接，其第二极与第二电源端连接；
所述第二十晶体管的控制极与第二十一晶体管的控制极连接，其第一极与第一电源端连接，其第二极与第一输出端连接；
所述二十一晶体管的第一极与第一输出端连接，其第二极与第二电源端连接。
第二方面，本发明实施例还提供一种栅极驱动电路，包括多个级联的上述移位寄存器；
第N+1级移位寄存器的第一输入端与第N级移位寄存器的第二输出端连接，第N+1级移位寄存器的第二输出端与第N级移位寄存器的第二输入端连接；
其中，N为正整数。
第三方面，本发明实施例还提供一种显示装置，包括上述栅极驱动电路。
第四方面，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，包括：
在输入阶段，传输子电路在第一信号端和第二信号端的控制下，向第一节点提供第一输入端或第二输入端的信号；存储子电路在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号；
在输出阶段，存储子电路在第二输出端、第一时钟信号端和第二时钟信号端的控制下，保持第二节点的电位，输出控制子电路在第二节点的控制下，向第二输出端提供第一电源端或第二电源端的信号，在第二输出端和第二时钟信号端的控制下，向第一输出端提供第一电源端或第二电源端的信号；
在保持阶段，存储子电路在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号。
可选地，所述方法还包括：
在初始化阶段，复位子电路在复位信号端的控制下，向第二节点提供第二电源端的信号。
可选地，所述方法还包括：
在输出阶段，输出缓冲子电路在第三节点的控制下，向第一输出端输出第一电源端或第二电源端的信号。
本发明实施例提供一种移位寄存器及其驱动方法、栅极驱动电路、显示装置，其中，移位寄存器包括：传输子电路，与第一信号端、第二信号端、第一输入端、第二输入端和第一节点连接，用于在第一信号端和第二信号端的控制下，向第一节点提供第一输入端或第二输入端的信号；存储子电路，与第一节点、第二节点、第一电源端、第二电源端、第一时钟信号端和第二时钟信号端连接，用于在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号，还用于在第二输出端、第一时钟信号端和第二时钟信号端的控制下，保持第二节点的电位；输出控制子电路，与第二节点、第一电源端、第二电源端、第二时钟信号端、第一输出端和第二输出端连接，用于在第二节点的控制下，向第二输出端提供第一电源端或第二电源端的信号，还用于在第二输出端和第二时钟信号端的控制下，向第一输出端提供第一电源端或第二电源端的信号，本发明实施例提供的技术方案通过设置传输子电路实现了移位寄存器的双向扫描，设置存储子电路提高了电路的稳定性，保证了显示面板的工作稳定性、使用可靠性和显示效果。
当然，实施本发明的任一产品或方法并不一定需要同时达到以上所述的所有优点。本发明的其它特征和优点将在随后的说明书实施例中阐述，并且，部分地从说明书实施例中变得显而易见，或者通过实施本发明而了解。本发明实施例的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
图1为本发明实施例提供的移位寄存器的结构示意图一；
图2为本发明实施例提供的移位寄存器的结构示意图二；
图3为本发明实施例提供的传输子电路的等效电路图；
图4为本发明实施例提供的存储子电路的等效电路图；
图5为本发明实施例提供的输出控制子电路的等效电路图；
图6为本发明实施例提供的复位子电路的等效电路图；
图7为本发明实施例提供的输出缓冲子电路的等效电路图；
图8为本发明实施例提供的移位寄存器的等效电路图；
图9为本发明实施例提供的移位寄存器的工作时序图；
图10为本发明实施例提供的移位寄存器的驱动方法的流程图；
图11为本发明实施例提供的栅极驱动电路的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。
在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行。并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
除非另外定义，本发明实施例公开使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明实施例中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语一直出该词前面的元件或误检涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
本领域技术人员可以理解，本申请所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。优选地，本发明实施例中使用的薄膜晶体管可以是氧化物半导体晶体管。由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源极或者漏极，第二极可以为漏极或源极，另外，本发明实施例中将晶体管的栅极成为控制极。
实施例一
图1为本发明实施例提供的移位寄存器的结构示意图一，如图1所示，本发明实施例提供的移位寄存器包括：传输子电路、存储子电路和输出控制子电路。
具体的，传输子电路，与第一信号端UD、第二信号端DU、第一输入端INPUT1、第二输入端INPUT2和第一节点N1连接，用于在第一信号端UD和第二信号端DU的控制下，向第一节点N1提供第一输入端INPUT1或第二输入端INPUT2的信号。
存储子电路，与第一节点N1、第二节点N2、第一电源端VGH、第二电源端VGL、第一时钟信号端CLK1和第二时钟信号端CLK2连接，用于在第一节点N1、第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，向第二节点N2提供第一电源端VGH或第二电源端VGL的信号，还用于在第二输出端OUTPUT2、第一时钟信号端CLK1和第二时钟信号端CLK2的控制下，保持第二节点N2的电位。
输出控制子电路，与第二节点N2、第一电源端VGH、第二电源端VGL、第二时钟信号端CLK2、第一输出端OUTPUT1和第二输出端OUTPUT2连接，用于在第二节点N2的控制下，向第二输出端OUTPUT2提供第一电源端VGH或第二电源端VGL的信号，还用于在第二输出端OUTPUT2和第二时钟信号端CLK2的控制下，向第一输出端OUTPUT1提供第一电源端VGH或第二电源端VGL的信号。
具体的，第一输出端OUTPUT1为本级移位寄存器提供栅极驱动信号，第二输出端OUTPUT2与下一级移位寄存器的第一输出端连接，第二输入端与下一级移位寄存器的第二输出端连接。
具体的，第一电源端VGH持续提供高电位信号，第二电源端VGL持续提供低电位信号。第一信号端UD和第二信号端DU的电位随着正反扫描进行切换，正向扫描时，第一信号端UD相当于直流高电位，第二信号端DU相当于直流低电位；反向扫描时，第一信号端UD相当于直流低电位，第二信号端DU相当与直流高电位。
本发明实施例提供的移位寄存器包括：传输子电路，与第一信号端、第二信号端、第一输入端、第二输入端和第一节点连接，用于在第一信号端和第二信号端的控制下，向第一节点提供第一输入端或第二输入端的信号；存储子电路，与第一节点、第二节点、第一电源端、第二电源端、第一时钟信号端和第二时钟信号端连接，用于在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号，还用于在第二输出端、第一时钟信号端和第二时钟信号端的控制下，保持第二节点的电位；输出控制子电路，与第二节点、第一电源端、第二电源端、第二时钟信号端、第一输出端和第二输出端连接，用于在第二节点的控制下，向第二输出端提供第一电源端或第二电源端的信号，还用于在第二输出端和第二时钟信号端的控制下，向第一输出端提供第一电源端或第二电源端的信号，本发明实施例提供的技术方案通过设置传输子电路实现了移位寄存器的双向扫描，设置存储子电路存储级联信号，提高了电路的稳定性，保证了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，图2为本发明实施例提供的移位寄存器的结构示意图二，如图2所示，本发明实施例提供的移位寄存器还包括：输出缓冲子电路和复位子电路。
具体的，输出缓冲子电路，与第三节点N3、第一输出端OUTPUT1、第一电源端VGH和第二电源端VGL连接，用于在第三节点N3的控制下，向第一输出端OUTPUT1输出第一电源端VGH或第二电源端VGL的信号。
其中，输出缓冲子电路设置在输出控制子电路和第一输出端之间。输出缓冲子电路通过第三节点N3与输出控制子电路连接。
在本实施例中，通过设置输出缓冲单路能够对经过时序调整的扫描信号进行调整，增强带负载能力。
复位子电路，与第二节点N2、第二电源端VGL和复位信号端RESET连接，用于在复位信号端RESET的控制下，向第二节点N2提供第二电源端VGL的信号。
在本实施例中，复位信号端RESET用于接收一复位信号，以对第二节点进行放电，从而将第二节点的电位拉低，用于将本级移位寄存器的输出置高。
本发明实施例通过在每级移位寄存器中设置复位子电路，当每级移位寄存器的复位信号端RESET的输入信号同时均为高电平时，整个栅极驱动电路的输出置高，使得显示区的像素薄膜晶体管(Thin Film Transistor，简称TFT)完全打开，像素中的残余电荷通过source线释放出去，进而实现像素放电。
可选地，图3为本发明实施例提供的传输子电路的等效电路图，如图3所示，本发明实施例提供的传输子电路包括：第一晶体管T1、第一子晶体管T1’、第二晶体管T2和第二子晶体管T2’。
具体的，第一晶体管T1的控制极与第一信号端UD连接，其第一极与第一输入端INPUT1连接，其第二极与第一节点N1连接；第一子晶体管T1’的控制极与第二信号端DU连接，其第一极与第一输入端INPUT1连接，其第二极与第一节点N1连接；第二晶体管T2的控制极与第一信号端UD连接，其第一极与第一节点N1连接，其第二极与第二输入端INPUT2连接；第二子晶体管T2’的控制极与第二信号端DU连接，其第一极与第二节点N2连接，其第二极与第二输入端INPUT2连接。
在本实施例中，第一晶体管T1和第一子晶体管T1’的类型相反，第一晶体管T1与第二子晶体管T2’的类型相同，第二晶体管T2和第一子晶体管T1’的类型相同。图3是以第一晶体管T1和第二子晶体管T2’为P型薄膜晶体管，第二晶体管T2和和第一子晶体管T1’为N型薄膜晶体管为例进行说明的。
具体的，第一晶体管T1和第一子晶体管T1’构成一正向传输闸，当第一信号端UD相当于直流高电位，第二信号端DU相当于直流低电位，进行正向扫描时，正向传输闸工作，用于将第一信号端INPUT1的信号传输至第一节点中；第二晶体管T2和第二子晶体管T2’构成一反向传输闸，当第一信号端UD相当于直流低电位，第二信号端DU相当于直流高电位，进行反向扫描时，反向传输闸工作，用于将第二信号端INPUT2的信号传输至第一节点中。
需要说明的是，图3中具体示出了传输子电路的示例性结构。本领域技术人员容易理解是，该子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图4为本发明实施例提供的存储子电路的等效电路图，如图4所示，本发明实施例提供的存储子电路包括：第三晶体管T3、第四晶体管T4、第五晶体管T5、第五子晶体管T5’、第六晶体管T6、第六子晶体管T6’、第八晶体管T8和第九晶体管T9。
具体的，第三晶体管T3的控制极与第一节点N1连接，其第一极与第一电源端VGH连接，其第二极与第四晶体管T4的第一极连接；第四晶体管T4的控制极与第一节点N1连接，其第一极与第五晶体管T5的第一极连接，其第二极与第二电源端VGL连接；第五晶体管T5的控制极与第二时钟信号端CLK2连接，其第一极与第五子晶体管T5’的第一极连接，其第二极与第五子晶体管T5’的第二极连接；第五子晶体管T5’的控制极与第一时钟信号端CLK1连接，其第二极与第二节点N2连接；第六晶体管T6的控制极与第二时钟信号端CLK2连接，其第一极与第二节点N2连接，其第二极与第八晶体管T8的第二极连接；第六子晶体管T6’的控制极与第一时钟信号端CLK1连接，其第一极与第二节点N2连接，其第二极与第八晶体管T8的第二极连接；第八晶体管T8的控制极与第二输出端OUTPUT2连接，其第一极与第一电源端VGH连接，其第二极与第九晶体管T9的第一极连接；第九晶体管T9的控制极与第二输出端OUTPUT2连接，其第二极与第二电源端VGL连接。
在本实施例中，第五晶体管T5和第五子晶体管T5’的类型相反，第五晶体管T5和第六子晶体管T6’的类型相同，第六晶体管T6和第五子晶体管T5’的类型相同，第三晶体管T3和第四晶体管T4的类型相反，第八晶体管T8和第九晶体管T9的类型相反。图4是以第三晶体管T3、第五晶体管T5、第六子晶体管T6’和第八晶体管T8为P型薄膜晶体管，第四晶体管T4、第五子晶体管T5’、第六晶体管T6和第九晶体管T9为N型薄膜晶体管为例进行说明的。
具体的，第三晶体管T3、第四晶体管T4、第五晶体管T5和第五子晶体管T5’构成正向时序反向器，该正向时序反向器与第一节点电性连接，第六晶体管T6、第六子晶体管T6’、第八晶体管T8和第九晶体管T9构成反向时序反向器，该反向时序反向器与第二节点和正向时序反向器连接。需要说明的是，需要说明的是，在本实施例中，正向时序反向器开启时，反向时序反向器关闭，正向时序反向器关闭时，反向时序反向器开启。
在本实施例中的存储子电路，避免使用电容，实现了移位寄存器的静态存储，提高了移位寄存器的电路的稳定性。
需要说明的是，图4中具体示出了存储子电路的示例性结构。本领域技术人员容易理解是，该子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图5为本发明实施例提供的输出控制子电路的等效电路图，如图5所示，本发明实施例提供的输出控制子电路包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和第十五晶体管T15。
具体的，第十晶体管T10的控制极与第二节点N2连接，其第一极与第一电源端VGH连接，其第二极与第二输出端OUTPUT2连接；第十一晶体管T11的控制极与第二节点N2连接，其第一极与第二输出端OUTPUT2连接，其第二极与第二电源端VGL连接；第十二晶体管T12的控制极与第二输出端OUTPUT2连接，其第一极与第三节点N3连接，其第二极与第十三晶体管T13的第一极连接；第十三晶体管T13的控制极与第二时钟信号端CLK2连接，其第二极与第二电源端VGL连接；第十四晶体管T14的控制极与第二输出端OUTPUT2连接，其第一极与第一电源端VGH连接，其第二极与第一输出端OUTPUT1连接；第十五晶体管T15的控制极与第二时钟信号端CLK2，其第一极与第二电源端VGL连接，其第二极与第一输出端OUTPUT1连接。
在本实施例中，第十晶体管T10和第十一晶体管T11的类型相反，第十四晶体管T14和第十五晶体管T15的类型相同，第十二晶体管T12和第十三晶体管T13的类型相同，第十二晶体管T12和第十四晶体管T14的类型相反。图5是以第十晶体管T10、第十四晶体管T14和第十五晶体管T15为P型薄膜晶体管，第十一晶体管T11、第十二晶体管T12和第十三晶体管T13为N型晶体管为例进行说明的。
具体的，第十晶体管T10和第十一晶体管T11构成一反向器，第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和第十五晶体管T15构成一与非门逻辑单元。
需要说明的是，图5中具体示出了输出控制子电路的示例性结构。本领域技术人员容易理解是，该子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图6为本发明实施例提供的复位子电路的等效电路图，如图6所示，本发明实施例提供的复位子电路包括：第七晶体管T7。
具体的，第七晶体管T7的控制极与复位信号端RESET连接，其第一极与第二节点N2连接，其第二极与第二电源端VGL连接。
在本实施例中，第七晶体管T7可以为N型薄膜晶体管，还可以为P型薄膜晶体管，图6是以第七晶体管T7为N型薄膜晶体管为例进行说明的。
需要说明的是，图6中具体示出了复位子电路的示例性结构。本领域技术人员容易理解是，该子电路的实现方式不限于此，只要能够实现其各自的功能即可。
可选地，图7为本发明实施例提供的输出缓冲子电路的等效电路图，如图7所示，本发明实施例提供的输出缓冲子电路包括：第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20和第二十一晶体管T21。
具体的，第十六晶体管T16的控制极与第三节点N3连接；其第一极与第二电源端VGL连接，其第二极与第十七晶体管T17的第一极连接；第十七晶体管T17的控制极与第三节点N3连接，其第一极与第十八晶体管T18的控制极连接，其第二极与第二电源端VGL连接；第十八晶体管T18的控制极与第十九晶体管T19的控制极连接，其第一极与第一电源端VGH连接，其第二极与第十九晶体管T19的第一极连接；第十九晶体管T19的其第一极与第二十晶体管T20的控制连接，其第二极与第二电源端VGL连接；第二十晶体管T20的控制极与第二十一晶体管T21的控制极连接，其第一极与第一电源端VGH连接，其第二极与第一输出端OUTPUT1连接；第二十一晶体管的其第一极与第一输出端OUTPUT1连接，第二端与第二电源端VGL连接。
在本实施例中，第十六晶体管T16、第十八晶体管T18和第二十晶体管T20的类型相同，第十七晶体管T17、第十九晶体管T19和第二十一晶体管T21的类型相同，第十六晶体管T16和第十七晶体管T17的类型相反。图7以第十六晶体管T16、第十八晶体管T18和第二十晶体管T20为P型薄膜晶体管，第十七晶体管T17、第十九晶体管T19和第二十一晶体管T21为N型薄膜晶体管为例进行说明的。
具体的，第十六晶体管T16和第十七晶体管T17构成一反向器，第十八晶体管T18和第十九晶体管T19构成一反向器，第二十晶体管T20和第二十一晶体管T21构成一反向器，即移位寄存器的输出缓冲子电路包括三个反向器，用于增强移位寄存器的带负载能力。
需要说明的是，图7中具体示出了输出缓冲子电路的示例性结构。本领域技术人员容易理解是，该子电路的实现方式不限于此，只要能够实现其各自的功能即可。
需要说明的是，本发明实施例中提到的子晶体管和晶体管只是对于晶体管的命令，其相互之间是并列关系，并非普通意义上理解的从属关系，也就是说，本发明实施例中的第一晶体管和第一子晶体管是并列关系，同理，第二晶体管和第二子晶体管、第五晶体管和第五子晶体管以及第六晶体管和第六子晶体管均是并列关系。
可选地，图8为本发明实施例提供的移位寄存器的等效电路图，如图8所示，本发明实施例提供的移位寄存器还包括：输出缓冲子电路和复位子电路；传输子电路包括：第一晶体管T1、第一子晶体管T1’、第二晶体管T2和第二子晶体管T2’；存储子电路包括：第三晶体管T3、第四晶体管T4、第五晶体管T5、第五子晶体管T5’、第六晶体管T6、第六子晶体管T6’、第八晶体管T8和第九晶体管T9；输出控制子电路包括：第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14和第十五晶体管T15；复位子电路包括：第七晶体管T7；输出缓冲子电路包括：第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20和第二十一晶体管T21。
具体的，第一晶体管T1的控制极与第一信号端UD连接，其第一极与第一输入端INPUT1连接，其第二极与第一节点N1连接；第一子晶体管T1’的控制极与第二信号端DU连接，其第一极与第一输入端INPUT1连接，其第二极与第一节点N1连接；第二晶体管T2的控制极与第一信号端UD连接，其第一极与第一节点N1连接，其第二极与第二输入端INPUT2连接；第二子晶体管T2’的控制极与第二信号端DU连接，其第一极与第二节点N2连接，其第二极与第二输入端INPUT2连接；第三晶体管T3的控制极与第一节点N1连接，其第一极与第一电源端VGH连接，其第二极与第四晶体管T4的第一极连接；第四晶体管T4的控制极与第一节点N1连接，其第一极与第五晶体管T5的第一极连接，其第二极与第二电源端VGL连接；第五晶体管T5的控制极与第二时钟信号端CLK2连接，其第一极与第五子晶体管T5’的第一极连接，其第二极与第五子晶体管T5’的第二极连接；第五子晶体管T5’的控制极与第一时钟信号端CLK1连接，其第二极与第二节点N2连接；第六晶体管T6的控制极与第二时钟信号端CLK2连接，其第一极与第二节点N2连接，其第二极与第八晶体管T8的第二极连接；第六子晶体管T6’的控制极与第一时钟信号端CLK1连接，其第一极与第二节点N2连接，其第二极与第八晶体管T8的第二极连接；第八晶体管T8的控制极与第二输出端OUTPUT2连接，其第一极与第一电源端VGH连接，其第二极与第九晶体管T9的第一极连接；第九晶体管T9的控制极与第二输出端OUTPUT2连接，其第二极与第二电源端VGL连接；第十晶体管T10的控制极与第二节点N2连接，其第一极与第一电源端VGH连接，其第二极与第二输出端OUTPUT2连接；第十一晶体管T11的控制极与第二节点N2连接，其第一极与第二输出端OUTPUT2连接，其第二极与第二电源端VGL连接；第十二晶体管T12的控制极与第二输出端OUTPUT2连接，其第一极与第三节点N3连接，其第二极与第十三晶体管T13的第一极连接；第十三晶体管T13的控制极与第二时钟信号端CLK2连接，其第二极与第二电源端VGL连接；第十四晶体管T14的控制极与第二输出端OUTPUT2连接，其第一极与第一电源端VGH连接，其第二极与第三节点N3连接；第十五晶体管T15的控制极与第二时钟信号端CLK2，其第一极与第二电源端VGL连接，其第二极与第三节点N3连接；第七晶体管T7的控制极与复位信号端RESET连接，其第一极与第二节点N2连接，其第二极与第二电源端VGL连接；第十六晶体管T16的控制极与第三节点N3连接；其第一极与第二电源端VGL连接，其第二极与第十七晶体管T17的第一极连接；第十七晶体管T17的控制极与第三节点N3连接，其第一极与第十八晶体管T18的控制极连接，其第二极与第二电源端VGL连接；第十八晶体管T18的控制极与第十九晶体管T19的控制极连接，其第一极与第一电源端VGH连接，其第二极与第十九晶体管T19的第一极连接；第十九晶体管T19的其第一极与第二十晶体管T20的控制连接，其第二极与第二电源端VGL连接；第二十晶体管T20的控制极与第二十一晶体管T21的控制极连接，其第一极与第一电源端VGH连接，其第二极与第一输出端OUTPUT1连接；第二十一晶体管T21的其第一极与第一输出端OUTPUT1连接，第二端与第二电源端VGL连接。
在本实施例中，考虑到低温多晶硅薄膜晶体管的漏电流较小，因此，本发明实施例优选所有晶体管为低温多晶硅薄膜晶体管，薄膜晶体管具体可以选择底栅结构的薄膜晶体管或者顶栅结构的薄膜晶体管，只要能够实现开关功能即可。
下面通过移位寄存器的工作过程进一步说明本发明实施例的技术方案。
以本发明实施例提供的移位寄存器中的第一晶体管T1、第二子晶体管T2’、第三晶体管T3、第五晶体管T5、第六子晶体管T6’、第八晶体管T8、第十晶体管T10、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十八晶体管T18和第二十晶体管T20为P型薄膜晶体管，第二晶体管T2、第一子晶体管T1’、第四晶体管T4、第五子晶体管T5’、第六晶体管T6、第七晶体管T7、第九晶体管T9、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十七晶体管T17、第十九晶体管T19和第二十一晶体管T21为N型薄膜晶体管为例，图9为本发明实施例提供的移位寄存器的工作时序图，如图8和9所示，本发明实施例提供的移位寄存器包括25个晶体管单元、7个信号输入端(INPUT1、INPUT2、UD、DU、CLK1、CLK2和RESET)、2个信号输出端(OUTPUT1和OUTPUT2)和2个电源端(VGH和VGL)。
具体的，第一电源端VGH持续提供高电位信号；第二电源端VGL持续提供低电位信号。第一信号端UD和第二信号端DU的随着正反扫描进行切换，正向扫描时，第一信号端UD相当于直流高电位，第二信号端DU相当于直流低电位；反向扫描时，第一信号端UD相当于直流低电位，第二信号端DU相当于直流高电位。本发明实施例以正向扫描为例说明移位寄存器的工作过程。
具体的：
第一阶段T1，即输入阶段，第一信号端UD的信号为高电位，第一晶体管T1开启，第二信号端UD的信号为低电位，第一子晶体管T1’开启，第一输入端INPUT1的信号为高电位，第一节点N1的电位被拉高，由于第一节点N1为高电位，第四晶体管T4开启，第一时钟信号端CLK1的信号为高电位，第五子晶体管T5’开启，第二时钟信号端CLK2的信号为低电位，第五晶体管T5开启，第二节点N2的电位被拉低至第二电源端VGL的信号的低电位，第二节点N2为低电位，第十晶体管T10开启，第二输出端OUTPUT2的电位被拉高至第一电源端VGH的信号的高电位，第二输出端OUTPUT2为高电位，第十二晶体管T12开启，由于第二时钟信号端CLK2的信号为低电位，第十五晶体管T15开启，第三节点N3的电位被拉高至第一电源端VGH的信号的高电位，由于第三节点N3为高电位，第十七晶体管T17开启，第十八晶体管T18开启，第二十一晶体管T21开启，第一输入端OUTPUT1输出第二电源端VGL的信号，第一输入端OUTPUT1的输出信号为低电位。
本阶段中，输入端中的第二输入端INPUT2、第二信号端DU、第二时钟信号端CLK2和复位信号端RESET的信号均为低电位，第一输入端INPUT1、第一信号端UD和第一时钟信号端CLK1的信号均为高电位，第一输出端OUTPUT1的输出信号为低电位，第二输出端OUTPUT2的输出信号为高电位。由于第二输出端OUTPUT2的信号为高电位，第九晶体管T9开启，由于第一时钟信号端CLK1的信号为高电位，第二时钟信号端CLK2的信号为低电位，第六晶体管T6和第六子晶体管T6’关闭，第二节点N2的电位保持不变。
其中，虽然第二输出端OUTPUT2的信号为高电位，为下一级移位寄存器的第一输入端提供信号，但是，该本阶段中，下一级移位寄存器中的第五晶体管T5和第五子晶体管T5’关闭，因此，并不会影响下一级移位寄存器的输出。
第二阶段T2，即输出阶段，第一输入端INPUT1的信号为低电位，第一节点N1的电位被拉低，第三晶体管T3开启，但由于第一时钟信号端CLK1的信号为低电位，第五子晶体管T5’关闭，第二时钟信号端CLK2的信号为高电位，第五晶体管T5关闭，因此，第二节点N2的电位没有被拉高，第二节点N2保持低电位，第十晶体管T10开启，第二输出端OUTPUT2的信号仍为高电位，第九晶体管T9开启，由于第一时钟信号端CLK1的信号为低电位，第二时钟信号端CLK2的信号为高电位，第六晶体管T6和第六子晶体管T6’开启，第二节点N2仍保持低电位，由于第二输出端OUTPUT2的输出信号为高电位，第十二晶体管T12开启，第二时钟信号端CLK2的信号为高电位，第十三晶体管T13开启，第三节点N3的电位被拉低至第二电源端VGL的信号的低电位，由于第三节点N3为低电位，第十六晶体管T16开启，第十九晶体管T19开启，第二十晶体管T20开启，第一输出端OUTPUT1输出第一电源端VGH的信号，第一输出端OUTPUT1的输出信号的电位为高电位。
本阶段中，输入端中的第一输入端INPUT1、第二输入端INPUT2、第二信号端DU、第一时钟信号端CLK1和复位信号端RESET的信号均为低电位，第一信号端UD和第二时钟信号端CLK2均为高电位，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为高电位。
其中，第一输出端OUTPUT1为本级移位寄存器提供栅极驱动信号，第二输出端OUTPUT2为下一级移位寄存器的第一输入端提供信号。
第三阶段T3，第一输入端INPUT1的信号为低电位，第一节点N1的电位被拉低，第三晶体管T3开启，由于第一时钟信号端CLK1的信号为高电位，第二时钟信号端CLK2的信号为低电位，第五晶体管T5和第六晶体管T5’开启，第二节点N2的电位被拉高至第一电源端VGH的信号的高电位，第十一晶体管T11开启，第二输出端OUTPUT2的信号的电位被拉低，第十四晶体管T14开启，第三节点N3的电位被拉高至第一电源端VGH的电位，由于第三节点N3为高电位，第十七晶体管T17开启，第十八晶体管T18开启，第二十一晶体管T21开启，向第一输入端OUTPUT1提供第二电源端VGL的信号，第一输入端OUTPUT1的输出信号为低电位。
本阶段中，输入端中的第一输入端INPUT1、第二输入端INPUT2、第二信号端DU、第二时钟信号端CLK2和复位信号端RESET的信号均为低电位，第一信号端UD和第一时钟信号端CLK1的信号均为高电位，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为低电位。由于第二输出端OUTPUT2的信号为低电位，第八晶体管T8开启，由于第一时钟信号端CLK1的信号为高电位，第二时钟信号端CLK2的信号为低电位，第六晶体管T6和第六子晶体管T6’关闭，第二节点N2的电位保持不变。
第四阶段T4，第一输入端INPUT1的信号为低电位，第一节点N1的电位被拉低，第三晶体管T3开启，但由于第一时钟信号端CLK1的信号为低电位，第五子晶体管T5’关闭，第二时钟信号端CLK2的信号为高电位，第五晶体管T5关闭，因此，第二节点N2保持高电位，第十一晶体管T11开启，第二输出端OUTPUT2的信号仍为低电位，第八晶体管T8开启，由于第一时钟信号端CLK1的信号为低电位，第二时钟信号端CLK2的信号为高电位，第六晶体管T6和第六子晶体管T6’开启，第二节点N2仍保持高电位，第二输出端OUTPUT2的输出信号为低电位，第十四晶体管T14开启，第二时钟信号端CLK2的信号为高电位，第十五晶体管T15关闭，第三节点N3的电位被拉高至第一电源端VGH的信号的高电位，由于第三节点N3为高电位，第十七晶体管T17开启，第十八晶体管T18开启，第二十一晶体管T21开启，第一输入端OUTPUT1输出第二电源端VGL的信号，第一输入端OUTPUT1的输出信号为低电位。
本阶段中，输入端中的第一输入端INPUT1、第二输入端INPUT2、第二信号端DU、第一时钟信号端CLK1和复位信号端RESET的信号均为低电位，第一信号端UD和第二时钟信号端CLK2的信号均为高电位，第一输出端OUTPUT1和第二输出端OUTPUT2的输出信号均为低电位。
在第四阶段T4之后，本级移位寄存器为保持阶段，即循环执行第三阶段和第四阶段，本级移位寄存器直至第一输入端INTPUT1再次接收到高电位信号。
在本实施例中，第一输入端INPUT1的信号为脉冲信号，只在输入阶段为高电位；第一输出端OUTPUT1的输出信号为脉冲信号，只在输出阶段为高电位；第二输出端OUTPUT2的输出信号为方波信号，只在输入阶段和输出阶段为高电位；复位信号端RESET的信号为脉冲信号，可以在第一级移位寄存器的输入阶段之前，或者在最后一级移位寄存器的输出阶段之后为高电平。
另外，需要说明的是，上述工作过程是以正向扫描为例进行说明的，若反向扫描时，第一输入端INPUT1持续提供低电位信号，第二输入端INPUT2在输入阶段INPUT2提供高电位信号，与正向扫描的工作过程相同，本发明实施例在此不再赘述。
本发明实施例提供的移位寄存器包括多个P型晶体管和多个N型晶体管，解决了由单一型晶体管构成的移位寄存器的电路稳定性不佳的技术问题，改善了触控与显示驱动器集成的触控横纹，能够应用在内嵌时触控面板中，不会应为触控时间太长导致显示异常。
实施例二
基于上述实施例的发明构思，本发明实施例还提供一种移位寄存器的驱动方法，应用于上述移位寄存器中，图10为本发明实施例提供的移位寄存器的驱动方法的流程图，如图10所示，本发明实施例提供的移位寄存器的驱动方法具体包括以下步骤：
步骤100、在输入阶段，传输子电路在第一信号端和第二信号端的控制下，向第一节点提供第一输入端或第二输入端的信号；存储子电路在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号。
具体的，本阶段中，第二输入端、第二信号端、第二时钟信号端和复位信号端的信号均为低电位，第一输入端、第一信号端和第一时钟信号端的信号均为高电位，第一输出端的输出信号为低电位，第二输出端的输出信号为高电位。
步骤200、在输出阶段，存储子电路在第二输出端、第一时钟信号端和第二时钟信号端的控制下，保持第二节点的电位，输出控制子电路在第二节点的控制下，向第二输出端提供第一电源端或第二电源端的信号，在第二输出端和第二时钟信号端的控制下，向第一输出端提供第一电源端或第二电源端的信号。
本阶段中，第一输入端、第二输入端、第二信号端、第一时钟信号端和复位信号端的信号均为低电位，第一信号端、信号第二时钟信号端均为高电位，第一输出端和第二输出端的输出信号均为高电位。
步骤300、在保持阶段，存储子电路在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号。
具体的，第一输入端、第二输入端、第二信号端、第二时钟信号端和复位信号端的信号均为低电位，第一信号端和第一时钟信号端的信号均为高电位，第一输出端和第二输出端的输出信号均为低电位。
本发明实施例提供的移位寄存器的驱动方法包括在输入阶段，传输子电路在第一信号端和第二信号端的控制下，向第一节点提供第一输入端或第二输入端的信号；存储子电路在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号；在输出阶段，存储子电路在第二输出端、第一时钟信号端和第二时钟信号端的控制下，保持第二节点的电位，输出控制子电路在第二节点的控制下，向第二输出端提供第一电源端或第二电源端的信号，在第二输出端和第二时钟信号端的控制下，向第一输出端提供第一电源端或第二电源端的信号；在保持阶段，存储子电路在第一节点、第一时钟信号端和第二时钟信号端的控制下，向第二节点提供第一电源端或第二电源端的信号，本发明实施例提供的技术方案通过设置传输子电路实现了移位寄存器的双向扫描，设置存储子电路提高了电路的稳定性，保证了显示面板的工作稳定性、使用可靠性和显示效果。
可选地，本发明实施例提供的移位寄存器的驱动方法还包括：复位子电路在复位信号端的控制下，向第二节点提供第二电源端的信号。
本发明实施例在每级移位寄存器均设置复位子电路，能够将整个栅极驱动电路的输出置高，进而控制所有像素放电。
可选地，本发明实施例提供的移位寄存器的驱动方法还包括：在输出阶段，输出缓冲子电路在第三节点的控制下，向第一输出端输出第一电源端或第二电源端的信号。
实施例三
第二方面，本发明实施例还提供一种栅极驱动电路，图11为本发明实施例提供的栅极驱动电路的结构示意图，如图11所示，本发明实施例提供的栅极驱动电路包括多个级联的移位寄存器。
具体的，第N+1级移位寄存器的第一输入端INPUT1与第N级移位寄存器的第二输出端OUTPUT2连接，第N+1级移位寄存器的第二输出端OUTPUT2与第N级移位寄存器的第二输入端INPUT2连接。
其中，N为正整数。
其中，第N级移位寄存器的第一时钟信号端CLK1与第一时钟端CK1连接，第一时钟信号端CLK1与第一时钟端CK1连接，第一时钟信号端CLK1与第一时钟端CK1连接。
需要说明的是，正向扫描时，第一级移位寄存器的第一输入端INPUT1与初始信号端STV连接；反向扫描时，最后一级移位寄存器的第二输入端INPUT2与初始信号端STV连接，图11是以正向扫描为例进行说明的。
本发明实施例提供的栅极驱动电路包括实施例一提供的移位寄存器，其实现原理和实现效果类似，在此不再赘述。
实施例四
基于上述实施例的发明构思，本发明实施例还提供一种显示装置，包括实施例三提供的栅极驱动电路。
其中，栅极驱动电路为实施例三提供的栅极驱动电路，其实现原理和实现效果类似，在此不再赘述。
有以下几点需要说明：
本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计。
在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。
虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。