GOA电路及显示面板的制作方法

本申请涉及显示技术领域，具体涉及一种goa电路及显示面板。

背景技术：

goa(英文全称：gatedriveronarray，中文全称：集成栅极驱动电路)技术将栅极驱动电路集成在显示面板的阵列基板上，从而可以省掉栅极驱动集成电路部分，以从材料成本和制作工艺两方面降低产品成本。现有的goa电路由于寄生电容的耦合作用或漏电流的影响，极易造成goa电路不稳定。

技术实现要素：

本申请实施例的目的在于提供一种goa电路及显示面板，能够提高goa电路的稳定性。

本申请实施例提供一种goa电路，包括：多级级联的goa单元，每一级goa单元均包括：上拉控制模块、下传模块、上拉模块、下拉模块、下拉维持模块、稳压模块以及自举电容；

所述上拉控制模块接入上一级级传信号以及上一级扫描信号，并电性连接于第一节点，用于在所述上一级级传信号的控制下将所述上一级扫描信号输出至所述第一节点；

所述下传模块接入高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级级传信号；

所述上拉模块接入所述高频时钟信号，并电性连接于所述第一节点，用于在所述第一节点的电位控制下输出本级扫描信号；

所述下拉模块接入下一级扫描信号以及参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于根据所述下一级扫描信号以及所述参考低电平信号下拉所述第一节点的电位以及所述本级扫描信号的电位；

所述下拉维持模块接入第一低频时钟信号、第二低频时钟信号以及所述参考低电平信号，并电性连接于所述第一节点以及所述本级扫描信号，用于在所述下拉模块下拉所述第一节点的电位以及所述本级扫描信号的电位后将所述第一节点的电位以及所述本级扫描信号的电位维持在所述参考低电平信号的电位；

所述稳压模块接入所述第一低频时钟信号以及所述第二低频时钟信号，并电性连接于所述参考低电平信号，用于在所述参考低电平信号的电位被抬高时，根据所述第一低频时钟信号和所述第二低频时钟信号将所述参考低电平信号的电位拉低；

所述自举电容的一端电性连接于所述第一节点，所述自举电容的另一端电性连接于所述本级扫描信号。

在本申请所述的goa电路中，所述上拉控制模块包括：第一晶体管；

所述第一晶体管的栅极电性连接于所述上一级级传信号，所述第一晶体管的源极电性连接于所述上一级扫描信号，所述第一晶体管的漏极电性连接于所述第一节点。

在本申请所述的goa电路中，所述下传模块包括：第二晶体管；

所述第二晶体管的栅极电性连接于所述第一节点，所述第二晶体管的源极电性连接于所述高频时钟信号，所述第三晶体管的漏极电性连接于所述本级级传信号。

在本申请所述的goa电路中，所述上拉模块包括：第三晶体管；

所述第三晶体管的栅极电性连接于所述第一节点，所述第三晶体管的源极电性连接于所述高频时钟信号，所述第三晶体管的漏极电性连接于所述本级扫描信号。

在本申请所述的goa电路中，所述下拉模块包括：第四晶体管与第五晶体管；

所述第四晶体管的栅极以及所述第五晶体管的栅极均电性连接于所述下一级扫描信号；所述第四晶体管的源极以及所述第五晶体管的源极均电性连接于所述参考低电平信号；所述第四晶体管的漏极电性连接于所述第一节点电性连接，所述第五晶体管的漏极电性连接于所述本级扫描信号。

在本申请所述的goa电路中，所述下拉维持模块包括第一下拉维持单元和第二下拉维持单元，所述第一下拉维持单元和所述第二下拉维持单元在所述下拉模块拉低所述第一节点的电位和所述本级扫描信号的电位后，维持所述第一节点的电位和所述本级扫描信号的电位。

在本申请所述的goa电路中，所述第一下拉维持单元包括：第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管、第十一晶体管；

所述第六晶体管的栅极、源极以及所述第七晶体管的源极均电性连接于所述第一低频时钟信号；所述第六晶体管的漏极、所述第七晶体管的栅极以及所述第八晶体管的漏极电性连接；所述第七晶体管的漏极、所述第九晶体管的漏极、所述第十晶体管的栅极以及所述第十一晶体管的栅极电性连接；所述第八晶体管的栅极与所述第九晶体管的栅极均电性连接于所述第一节点；所述第八晶体管的源极、所述第九晶体管的源极、所述第十晶体管的源极以及所述第十一晶体管的源极均电性连接于所述参考低电平信号；所述第十晶体管的漏极电性连接于所述本级扫描信号；所述第十一晶体管的漏极电性连接于所述第一节点；

所述第二下拉维持单元包括：第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管；

所述第十二晶体管的栅极、源极以及所述第十三晶体管的源极均电性连接于所述第二低频时钟信号；所述第十二晶体管的漏极、所述第十三晶体管的栅极以及所述第十四晶体管的漏极电性连接；所述第十三晶体管的漏极、所述第十五晶体管的漏极、所述第十六晶体管的栅极以及所述第十七晶体管的栅极电性连接；所述第十四晶体管的栅极与所述第十五晶体管的栅极均电性连接于所述第一节点；所述第十四晶体管的源极、所述第十五晶体管的源极、所述第十六晶体管的源极以及所述第十七晶体管的源极均电性连接于所述参考低电平信号；所述第十六晶体管的漏极电性连接于所述本级扫描信号；所述第十七晶体管的漏极电性连接于所述第一节点。

在本申请所述的goa电路中，所述稳压模块包括：第十八晶体管以及第十九晶体管；

所述第十八晶体管的栅极电性连接于所述第一低频时钟信号，所述第十八晶体管的源极电性连接于所述第二低频时钟信号，所述第十九晶体管的栅极电性连接于所述第二低频时钟信号，所述第十九晶体管的源极电性连接于所述第一低频时钟信号，所述第十八晶体管的漏极以及所述第十九晶体管的漏极均电性连接于所述参考低电平信号。

在本申请所述的goa电路中，在所述第一低频时钟信号进行高低电平转换时，所述第二低频时钟信号为低电平；在所述第二低频时钟信号进行高低电平转换时，所述第一低频时钟信号为低电平；

且除去所述第一低频时钟信号进行高低电平转换和所述第二低频时钟信号进行高低电平转换的时间，所述第一低频时钟信号和所述第二低频时钟信号的极性相反。

本申请实施例还提供一种显示面板，包括以上所述的goa电路。

本申请实施例提供的goa电路及显示面板，通过增加一稳压模块，在不增加额外走线的前提下，当参考低电平信号的电位由于寄生电容而发生变化时，根据第一低频时钟信号和第二低频时钟信号调整参考低电平信号的电位，使的参考低电位信号更加稳定，进而提高goa电路的稳定性。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的goa电路的结构示意图。

图2为本申请实施例提供的goa电路中一goa单元的结构示意图。

图3为本申请实施例提供的goa电路中一goa单元的电路示意图。

图4为本申请实施例提供的goa电路中一goa单元的信号时序图。

图5为本申请实施例提供的显示面板的结构示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或场效应管或其他特性相同的器件，由于这里采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。在本申请实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。按附图中的形态规定开关晶体管的中间端为栅极、信号输入端为漏极、输出端为源极。此外本申请实施例所采用的晶体管可以包括p型晶体管和/或n型晶体管两种，其中，p型晶体管在栅极为低电平时导通，在栅极为高电平时截止，n型晶体管为在栅极为高电平时导通，在栅极为低电平时截止。

请参阅图1，图1为本申请实施例提供的goa电路的结构示意图。如图1所示，本申请实施例提供的goa电路包括多级级联的goa单元。图1以级联的第n-1级goa单元、第n级goa单元和第n+1级goa单元为例。

当第n级goa单元工作时，第n级goa单元输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第n级级传信号用于控制第n+1级goa单元的工作；当第n+1级goa单元工作时，第n+1级goa单元输出的扫描信号为高电位，同时第n级goa单元输出的扫描信号为低电位。

请参阅图2，图2为本申请实施例提供的goa电路中一goa单元的结构示意图。如图,2所示，该goa单元包括：上拉控制模块101、下传模块102、上拉模块103、下拉模块104、下拉维持模块105、稳压模块106以及自举电容cbt。

其中，上拉控制模块101接入上一级级传信号st(n-1)以及上一级扫描信号g(n-1)，并电性连接于第一节点q(n)，用于在上一级级传信号st(n-1)的控制下将上一级扫描信号g(n-1)输出至第一节点q(n)。

其中，下传模块102接入高频时钟信号ck，并电性连接于第一节点q(n)，用于在第一节点q(n)的电位控制下输出本级级传信号st(n)。

其中，上拉模块103接入高频时钟信号ck，并电性连接于第一节点q(n)，用于在第一节点q(n)的电位控制下输出本级扫描信号g(n)。

其中，下拉模块104接入下一级扫描信号g(n+1)以及参考低电平信号vss，并电性连接于第一节点q(n)以及本级扫描信号g(n)，用于根据下一级扫描信号g(n+1)以及参考低电平信号vss下拉第一节点q(n)的电位以及本级扫描信号g(n)的电位。

其中，下拉维持模块105接入第一低频时钟信号lc1、第二低频时钟信号lc2以及参考低电平信号vss，并电性连接于第一节点q(n)以及本级扫描信号g(n)，用于在下拉模块104下拉第一节点q(n)的电位以及本级扫描信号g(n)的电位后将第一节点q(n)的电位以及本级扫描信号g(n)的电位维持在参考低电平信号vss的电位。

其中，稳压模块106接入第一低频时钟信号lc1以及第二低频时钟信号lc2，并电性连接于参考低电平信号vss，用于在参考低电平信号vss的电位被抬高时，根据第一低频时钟信号lc1和第二低频时钟信号lc2将参考低电平信号vss的电位拉低。

其中，自举电容cbt的一端电性连接于第一节点q(n)，自举电容cbt的另一端电性连接于本级扫描信号g(n)。

需要说明的是，本申请实施例提供的goa电路通过增加稳压模块106，在不增加额外走线的前提下，当参考低电平信号vss的电位由于寄生电容而发生变化时，根据第一低频时钟信号lc1和第二低频时钟信号lc2调整参考低电平信号vss的电位，使的参考低电位信号更加稳定，进而提高goa电路的稳定性。

请参阅图3，图3为本申请实施例提供的goa电路中一goa单元的电路示意图。如图3所示，上拉控制模块101包括：第一晶体管t1；第一晶体管t1的栅极电性连接于上一级级传信号st(n-1)，第一晶体管t1的源极电性连接于上一级扫描信号g(n-1)，第一晶体管t1的漏极电性连接于所述第一节点q(n)。

下传模块102包括：第二晶体管t2；第二晶体管t2的栅极电性连接于第一节点q(n)，第二晶体管t2的源极电性连接于高频时钟信号ck，第三晶体管t3的漏极电性连接于本级级传信号st(n)。

上拉模块103包括：第三晶体管t3；第三晶体管t3的栅极电性连接于第一节点q(n)，第三晶体管t3的源极电性连接于高频时钟信号ck，第三晶体管t3的漏极电性连接于本级扫描信号g(n)。

下拉模块104包括：第四晶体管t4与第五晶体管t5；第四晶体管t4的栅极以及第五晶体管t5的栅极均电性连接于下一级扫描信号g(n+1)；第四晶体管t4的源极以及第五晶体管t5的源极均电性连接于参考低电平信号vss；第四晶体管t4的漏极电性连接于第一节点q(n)电性连接，第五晶体管t5的漏极电性连接于本级扫描信号g(n)。

下拉维持模块105包括第一下拉维持单元1051和第二下拉维持单元1052，第一下拉维持单元1051和第二下拉维持单元1052在下拉模块104拉低第一节点q(n)的电位和本级扫描信号g(n)的电位后，维持第一节点q(n)的电位和本级扫描信号g(n)的电位。

第一下拉维持单元1051包括：第六晶体管t6、第七晶体管t7、第八晶体管t8、第九晶体管t9、第十晶体管t10、第十一晶体管t11；第六晶体管t6的栅极、源极以及第七晶体管t7的源极均电性连接于第一低频时钟信号lc1；第六晶体管t6的漏极、第七晶体管t7的栅极以及第八晶体管t8的漏极电性连接；第七晶体管t7的漏极、第九晶体管t9的漏极、第十晶体管t10的栅极以及第十一晶体管t11的栅极电性连接；第八晶体管t8的栅极与第九晶体管t9的栅极均电性连接于第一节点q(n)；第八晶体管t8的源极、第九晶体管t9的源极、第十晶体管t10的源极以及第十一晶体管t11的源极均电性连接于参考低电平信号vss；第十晶体管t10的漏极电性连接于本级扫描信号g(n)；第十一晶体管t11的漏极电性连接于第一节点q(n)。

第二下拉维持单元1052包括：第十二晶体管t12、第十三晶体管t13、第十四晶体管t14、第十五晶体管t15、第十六晶体管t16、第十七晶体管t17；第十二晶体管t12的栅极、源极以及第十三晶体管t13的源极均电性连接于第二低频时钟信号lc2；第十二晶体管t12的漏极、第十三晶体管t13的栅极以及第十四晶体管t14的漏极电性连接；第十三晶体管t13的漏极、第十五晶体管t15的漏极、第十六晶体管t16的栅极以及第十七晶体管t17的栅极电性连接；第十四晶体管t14的栅极与第十五晶体管t15的栅极均电性连接于第一节点q(n)；第十四晶体管t14的源极、第十五晶体管t15的源极、第十六晶体管t16的源极以及第十七晶体管t17的源极均电性连接于参考低电平信号vss；第十六晶体管t16的漏极电性连接于本级扫描信号g(n)；第十七晶体管t17的漏极电性连接于第一节点q(n)。

稳压模块106包括：第十八晶体管t18以及第十九晶体管t19；第十八晶体管t18的栅极电性连接于第一低频时钟信号lc1，第十八晶体管t18的源极电性连接于第二低频时钟信号lc2，第十九晶体管t19的栅极电性连接于第二低频时钟信号lc2，第十九晶体管t19的源极电性连接于第一低频时钟信号lc1，第十八晶体管t18的漏极以及第十九晶体管t19的漏极均电性连接于参考低电平信号vss。

具体的，请参阅图4，图4为本申请实施例提供的goa电路中一goa单元的信号时序图。其中，在第一低频时钟信号lc1进行高低电平转换时，第二低频时钟信号lc2为低电平；第二低频时钟信号lc2进行高低电平转换时，第一低频时钟信号lc1为低电平；且除去第一低频时钟信号lc1进行高低电平转换和第二低频时钟信号lc2进行高低电平转换的时间，第一低频时钟信号lc1和第二低频时钟信号lc2的极性相反。

在第一时钟周期中，上一级级传信号st(n-1)为高电位，第一晶体管t1打开，由于此时第一晶体管t1的源极输入的上一级扫描信号g(n-1)为高电位，使得第一节点q(n)的电位被抬高，第二晶体管t2和第三晶体管t3打开；此时由于高频时钟信号ck为低电位，因此本级级传信号st(n)和本级扫描信号g(n)均为低电位。

在第二时钟周期，上一级级传信号st(n-1)为低电位，第一晶体管t1关闭，第一节点q(n)的电位继续保持为高电位，第二晶体管t2和第三晶体管t3依然打开。此时高频时钟信号ck为高电位，因此，本级级传信号st(n)和本级扫描信号g(n)均为高电位。在该阶段，本级扫描信号g(n)为高电位，使得本级goa单元对应的扫描线被充电，打开本级扫描线对应的一行像素，该行像素被点亮。

同时，在本阶段，由于本级扫描信号g(n)为高电位，在自举电容cbt的作用下，将第一节点q(n)的电位进一步抬高，保证第二晶体管t2和第三晶体管t3的打开以及本级级传信号st(n)和本级扫描信号g(n)均为高电位信号。

在第三时钟周期，高频时钟信号ck为低电位，本级级传信号st(n)和本级扫描信号g(n)均为低电位信号。

另外，在本阶段，由于下一级扫描信号g(n+1)为高电位信号，使得第四晶体管t4和第五晶体管t5开启，直接将第一节点q(n)和本级扫描信号g(n)与参考低电平信号vss连通，即将第一节点q(n)和本级扫描信号g(n)的电位拉低至参考低电平信号vss的电位。

由于第一节点q(n)的电位被拉低，第八晶体管t8和第九晶体管t9关闭。此时，第一低频时钟信号lc1为高电位，第五晶体管t5和第六晶体管t6打开，第十晶体管t10和第十一晶体管t11打开，进一步将第一节点q(n)和本级扫描信号g(n)与参考低电平信号vss连通，以维持第一节点q(n)和本级扫描信号g(n)在参考低电平信号vss的电位。

当然，若第二低频时钟信号lc2为高电位，第一低频时钟信号lc1为低电位，则采用第二下拉维持单元1052来维持第一节点q(n)和本级扫描信号g(n)在参考低电平信号vss的电位，其工作原理与第一下拉维持单元1051类似，这里不再赘述。

在本申请实施例中，第一节点q(n)通过第五晶体管t5或第十一晶体管t11与参考低电平信号vss连接，本级扫描信号g(n)通过第六晶体管t6或第十晶体管t10与参考低电平信号vss连接。当第一节点q(n)或本级扫描信号g(n)由于寄生电容的耦合作用或漏电流的影响发生电位变化时，它们会通过第五晶体管t5、第六晶体管t6、第十晶体管t10或第十一晶体管t11将电荷释放至参考低电平信号vss，参考低电平信号vss的电位可能被抬高，进而影响goa电路的稳定性。当第一低频时钟信号lc1为高电位、第二低频时钟信号lc2为低电位时，第十八晶体管t18开启，第十九晶体管t19关闭，此时参考低电平信号vss与第二低频时钟信号lc2连接，第二低频时钟信号lc2可以起到辅助稳压的作用。同理，当第二低频时钟信号lc2为高电位、第一低频时钟信号lc1为低电位时，第十九晶体管t19开启，第十八晶体管t18关闭，此时参考低电平信号vss与第一低频时钟信号lc1连接，第一低频时钟信号lc1可以起到辅助稳压的作用。

请参阅图5，图5为本申请实施例提供的显示面板的结构示意图。如图5所示，该显示面板包括显示区域以及集成设置在显示区域100边缘上的goa电路200；其中，该goa电路200与上述的goa电路的结构和原理类似，这里不再赘述。

以上仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。