一种增加有效显示位数的系统的制作方法

本发明涉及数字像素驱动技术领域，特别涉及一种新型增加有效显示位数的系统。

背景技术：

随着微显示产品如ar(增强现实)和投影产品不断发展，人们开始注重对提高微显示芯片性能的研究。微显示芯片主要分为微显示技术和微显示驱动技术，良好的驱动技术特别是良好的像素驱动技术，可以提高微显示芯片的显示效果。

目前像素驱动的方式主要分为模拟驱动和数字驱动两种。模拟驱动的显示器采用模拟信号量来表示像素的灰阶信息，但是模拟信号容易产生噪声，难以达到较高灰阶值精度。数字驱动主要是通过调制脉冲宽度来产生灰度，由于数字信号稳定可靠、切换速度快，因此数字驱动的画面质量较高，图像噪声低、灰阶等级高，可以显示更加丰富的色彩。

技术实现要素：

为克服现有技术中的缺陷，本发明提供了一种增加有效显示位数的系统，可以实现灰阶亮度的调节，并可避免显示器件显示的帧间干扰。

本发明提供了一种增加有效显示位数的系统，发明的内容如下：

所述一种新型数字像素驱动方式的系统主要包括地址/数据接收处理模块、行列驱动控制逻辑模块、dac模块、数据锁存/驱动模块、地址译码模块、像素单元、公共电极和增加有效显示位数的模块。

地址/数据接收处理模块对接收到的地址和数据信号做提取处理，将地址信号提取出来传输给行列驱动控制逻辑模块，将数据信号提取出来传输给数据锁存/驱动模块；

行列驱动控制逻辑模块接收地址/数据接收处理模块传输过来的地址信号，对地址信号进行编码，并根据地址信号产生对应的行数据控制信号、公共电极信号和同相/反相选择信号，将行数据控制信号发送给数据锁存/驱动模块；将地址信号发送给地址译码模块；将公共电极信号发送给公共电极；同相/反相选择信号发送给像素单元；

数据锁存/驱动模块根据接收的行数据控制信号将数据锁存和发送给像素单元；

dac模块将数字信号转换成电压值传送给像素单元，实现对像素单元的显示亮度控制；

增加有效显示位数的模块根据接收的数据产生额外的数据位，发送到数据锁存/驱动模块。

进一步地，增加有效显示位数的模块在8位正常像素数据以外产生额外的数据位，用于补偿数字显示方式显示器件的阈值电压和避免显示器件显示的帧间干扰。

进一步地，正常的8位像素数据和增加有效显示位数的模块产生的额外数据位的各个比特位根据需求分割成多个或连续在同一帧的任意显示时刻显示，比特位的时序固定或随机，或不同帧采用不同的时序。

进一步地，所述地址/数据接收处理模块可以接收mipi接口,lvds接口等类型的接口传输过来的数据,数据信号主要包括行地址和对应行的数据。

地址/数据接收处理模块接收一端和高速接口相连，接收高速接口传输过来的地址和数据信号，地址/数据接收处理模块对接收到的地址和数据信号做提取处理，将地址信号提取出来传输给行列驱动控制逻辑模块，将数据信号提取出来传输给数据锁存/驱动模块。

所述行列驱动控制逻辑模块接收地址/数据接收处理模块传输过来的地址信号，并将行数据控制信号发送给数据锁存/驱动模块；将控制信号发送给地址译码模块、公共电极和像素单元。

像素单元中的所有行像素共用一个dac模块，或若干行像素共用一个dac模块，或每个行像素单独采用一个dac模块。

所述dac（数模转换器）模块可以将数字信号转换成电压值传送给像素，并且可以控制电压值的数值大小，从而可以实现控制显示屏的亮度。

所述数据锁存/驱动模块接收行列驱动控制逻辑模块发送的控制信号，并根据控制信号将数据锁存和发送给像素，数据发送给像素的方式可以是逐行发送，也包括若干行组合一起发送。

所述地址译码模块由若干个输入与门构成,每行选择对应的地址连接方式连接到地址总线，地址经过编码后驱动到地址总线。

所述像素单元包括存储单元、逻辑运算单元、驱动单元、显示单元。存储单元接收地址信号和数据信号，有存储功能，并将信号发送给逻辑运算单元。逻辑运算单元接收同相反相控制命令对存储单元发过来的信号做处理，并发送给驱动单元。驱动单元对接收到的驱动单元数据信号和dac（数模转换器）模块电压信号做处理，并发送给显示单元。显示单元根据接收的图像数据信号，显示对应的图像。

所述公共电极为所有像素一端相连的公共端电极，每个像素一端会连接公共电极，一端会独立连接到像素驱动电路上。

所述增加有效显示位数的模块根据输入8位像素数据产生需要的额外数据位，送到存储单元或驱动单元，根据地址选择送到对应像素显示，达到增加有效显示位效果。

本发明所达到的有益效果：

本发明通过增加有效显示位数的模块调整数字数据信息来控制像素单元帧周期内显示时间的长短，从而实现灰阶亮度的调节并避免显示器件显示的帧间干扰。

附图说明

图1为本发明的一种新型数字像素驱动方式实施例一的系统框架图。

图2为本发明实施例一的地址译码模块结构图。

图3为本发明实施例一的像素单元结构图。

图4为本发明实施例一的像素单元中存储单元结构图。

图5为本发明实施例一的像素单元中逻辑运算单元结构图。

图6为本发明实施例一的像素单元中驱动单元结构图。

图7为本发明实施例一的像素单元中lcos显示单元结构图。

图8a-图8e为本发明实施例一的增加有效显示位数的数据显示时间分配图。

图9为本发明的一种新型数字像素驱动方式实施例二的系统框架图。

图10为本发明实施例二的地址译码模块结构图。

图11为本发明实施例二的像素单元结构图。

图12为本发明实施例二的像素单元中存储单元结构图。

图13为本发明实施例二的像素单元中逻辑运算单元结构图。

图14为本发明实施例二的像素单元中驱动单元结构图。

图15为本发明实施例二的像素单元中oled显示单元结构图。

图16a-图16e为本发明实施例二的增加有效显示位数的数据显示时间分配图。

其中：11、地址/数据接收处理模块,12、行列驱动控制逻辑模块,13、dac模块，14、数据锁存/驱动模块，15、地址译码模块，16、像素单元,17、公共电极，18、存储单元,19、辑运算单元,20、增加有效显示位数模块，110、驱动单元,111、lcos显示单元，1121、1124、1125、1126、1133、1134、1142为n型mos管，1122、1123、1131、1132、1141为p型mos管,1151、透明电极液晶，1152、液晶，1153、金属反射层，1154、硅基底，310、正常像素数据显示时间，320、增加有效显示位显示时间，311、312、313、314、分段的正常像素数据显示时间，321、322、323、324、分段的增加有效显示位显示时间；

21、地址/数据接收处理模块,22、行列驱动控制逻辑模块,23、dac（数模转换器）模块，24、数据锁存/驱动模块，25、地址译码模块，26、像素单元,27、公共电极，28、存储单元,29、辑运算单元,30、增加有效显示位数模块，210、驱动单元,211、lcos显示单元，2121、2124、2125、2126、2133、2134、2142为n型mos管，2122、2123、2131、2132、2141为p型mos管,2156、硅基底，2155、金属反射层，2154、白光oled发光层，2153、rgb滤色膜，2152、半透明阴极，2151、透明玻璃，410、正常像素数据显示时间，420、增加有效显示位显示时间，411、412、413、414、分段的正常像素数据显示时间，421、422、423、424、分段的增加有效显示位显示时间。

具体实施方式

下面将结合本发明的实施例和说明书附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

为了对本专利做详细的阐述，下面以具体实施例来阐述。

实施例一

实施例一为基于lcos（硅基液晶）数字像素驱动的微显示芯片，像素的分辨率为1920*1080，显色方式为时序彩色。

如图1所示，基于lcos数字像素驱动的微显示芯片系统主要包括地址/数据接收处理模块11、行列驱动控制逻辑模块12、dac模块13、数据锁存/驱动模块14、地址译码模块15、像素单元16、公共电极17和增加有效显示位数模块20。

高速接口可以采用mipi接口或lvds接口等,每次发送行地址和对应行的数据。地址/数据接收处理模块11接收一端和高速接口相连，接收高速接口传输过来的地址和数据信号，地址/数据接收处理模块11对接收到的地址和数据信号做提取处理，将地址信号提取出来传输给行列驱动控制逻辑模块12，将数据信号提取出来传输给数据锁存/驱动模块14。

行列驱动控制逻辑模块12接收地址/数据接收处理模块11传输过来的地址信号，对地址信号进行编码，并根据地址信号产生对应的行数据控制信号、公共电极信号和同相/反相选择信号。将行数据控制信号发送给数据锁存/驱动模块14；将地址信号发送给地址译码模块15；将公共电极信号传送给公共电极17；将同相/反相选择信号发送给像素单元16，这是由于液晶的两端的电压要一直处于交换的状态，否则其特性将会改变。

数据锁存/驱动模块14接收行列驱动控制逻辑模块12发送的行数据控制信号，并根据行数据控制信号将数据锁存和发送给像素单元16，本实施例采用的是每60列数据，总共分32根数据线完成传输。本发明专利数据发送给像素单元的方式可以是逐行发送，也包括若干行组合一起发送。

公共电极17为所有像素单元16一端相连的公共端电极。公共电极17为半透明的导电电极，可以采用ito、半透明金属单质、半透明金属化合物或其他半透明导电材料。

如图2所示为地址译码模块15，地址和地址的反相信号组成地址总线,对于1920*1080的分辨率,共需要1080个地址译码模块15,每个地址译码模块15为11位地址数据,地址总线共22位。地址译码模块15由6路输入与门and构成,每行选择对应的地址连接方式连接到地址总线。地址经过编码后驱动到地址总线。对于1080个地址位,需要低五位每位有四个输入选择,最高位有两个输入选择,一共需要22位地址总线就可以实现所有1080个地址位编码。

如图3所示为像素单元16结构图，像素单元16包括存储单元18、逻辑运算单元19、驱动单元110和lcos显示单元111。存储单元18接收地址信号和数据信号，有存储功能，并将信号发送给逻辑运算单元19。逻辑运算单元19接收同相反相控制命令对存储单元18发过来的信号做处理，并发送给驱动单元110。驱动单元110对接收到的数据信号和dac模块13电压信号做处理，并发送给lcos显示单元111。lcos显示单元111根据接收的图像数据信号，显示对应的图像。

如图4所示为存储单元18的结构图，其中1121、1124、1125、1126为n型mos管，1122、1123为p型mos管，存储单元18实现储存功能的具体过程是当地址译码模块15发送的地址信号addr为高，1121和1124导通，数据信号数据1和数据2分别通过1121和1124进入存储器件1122、1123、1125、1126。数据1和数据2总是相反的，当数据信号进入存储器件后addr变成低电平，1121和1124断开，这时1122、1125组成的反相器和1123、1126组成的反相器组成的存储单元就会把数据1和数据2保存在存储单元内不会丢失，同时把存储单元18的输出信号1和输出信号2输出，作为逻辑运算单元19的输入信号1和输入信号2。

如图5所示为逻辑运算单元19的结构图，其中1133、1134为n型mos管，1131、1132为p型mos管，输入信号1和输入信号2总是相反的信号。当同相反相选择信号为高，输入信号1为高，输入信号2为低，这时1131、1133组成的反相器正常工作，1132、1134组成的开关断开，输出信号为低电平。当同相反相选择信号为高，输入信号1为低，输入信号2为高，这时1131、1133组成的反相器不工作，1132、1134组成的开关导通，输出信号为高电平。当同相反相选择信号为低，输入信号1为高，输入信号2为低，这时1131、1133组成的反相器正常工作，1132、1134组成的开关断开，输出信号为高电平。当同相反相选择信号为低，输入信号1为低，输入信号2为高，这时1131、1133组成的反相器不工作，1132、1134组成的开关导通，输出信号为低电平。逻辑运算单元19的输出信号作为驱动单元110的输入信号。

如图6所示为驱动单元110结构图，其中1141为p型mos管，1142为n型mos管，1141和1142组成反相器驱动单元，当驱动单元110的输入信号为高电平时，经过驱动单元110做反向处理，输出信号为低电平，高低电平的模拟电压值大小是由dac模块13输出的信号vhigh和vlow决定。当dac模块13输出的vhigh越接近电路高电压，vlow越接近电路低电压时，lcos显示单元111显示的亮度较高；相反则lcos显示单元111显示的亮度较低，dac模块13可以根据实际显示环境的亮度，来设置调节lcos显示单元111的亮度。

如图7所示为lcos显示单元111结构图，包括硅基底1154，所述硅基底1154的上方设有金属反射层1153，所述金属反射层1153的上方设有液晶1152，所述液晶1152的上方设有透明电极1151。液晶1152的类型包括平行取向液晶和垂直取向液晶，本实施中采用的是垂直取向的液晶。液晶1152的一端连接金属反射层1153，另一端通过金属反射层1153和硅基底1154相连，在驱动单元110驱动下，外界的光通过透明电极1151进入液晶1152，经过金属反射层1153、液晶1152和透明电极1151反射回来，从而实现图像的显示。

增加有效显示位数的模块20可以在8位正常像素数据以外产生额外的数据位增加有效显示位数、补偿数字显示方式液晶阈值电压并避免帧间干扰。

正常的8位像素数据和增加有效显示位数的模块20产生的额外数据位的各个比特位可以根据需求分割成多个或连续在同一帧的任意显示时刻显示，比特位的时序可以是随机的，不同帧可以采用不同的时序。

如图8a-图8e所示为lcos显示芯片增加有效显示位后的显示时间分配，包括正常像素数据位显示时间310，增加有效显示位显示时间320，正常像素数据位显示时间311和312，增加有效显示位显示时间321和322。增加的有效显示位和正常像素数据位显示时间可以随意搭配。可以如图8a所示，先显示正常像素数据为310，再显示增加的有效显示数据位320；也可以如图8b所示，先显示增加的有效显示数据位320，再显示正常像素数据为310；也可以如图8c所示，把正常像素数据分段显示为311和312，把增加的有效显示数据位插在中间显示320；也可以如图8d所示，把正常像素数据分段显示为311和312，把增加的有效显示数据位分段为321和322，然后把它们的显示顺序随意组合；甚至可以如图8e所示，把正常像素数据311、312、313、314分为任意多段，把增加的有效显示数据位321、322、323、324分为任意多段，然后组合显示。

实施例二

实施例二为基于oled数字像素驱动的微显示芯片，像素的分辨率为1280*540*rgb，r、g、b子像素的排列方式为品字形排布。

如图9所示，基于oled数字像素驱动的微显示芯片系统主要包括地址/数据接收处理模块21、行列驱动控制逻辑模块22、dac模块23、数据锁存/驱动模块24、地址译码模块25、像素单元26、公共电极27和增加有效显示位数模块28。

高速接口可以采用mipi接口或lvds接口等,每次发送行地址和对应行的数据。地址/数据接收处理模块21接收一端和高速接口相连，接收高速接口传输过来的地址和数据信号，地址/数据接收处理模块21对接收到的地址和数据信号做提取处理，将地址信号提取出来传输给行列驱动控制逻辑模块22，将数据信号提取出来传输给数据锁存/驱动模块24。

行列驱动控制逻辑模块22接收地址/数据接收处理模块21传输过来的地址信号，并将行数据控制信号发送给数据锁存/驱动模块24；将地址信号发送给地址译码模块25；将公共电极传送给公共电极27。

数据锁存/驱动模块24接收行列驱动控制逻辑模块22发送的控制信号，并根据控制信号将数据锁存和发送给像素，本实施例采用的是每60列数据，总共分96根数据线完成传输。本发明专利数据发送给像素的方式可以是逐行发送，也包括若干行组合一起发送。

如图10所示为地址译码模块25，对于像素的分辨率为1280*540*rgboled显示屏，由于r、g、b子像素的排列方式为品字形排布,显示屏的像素驱动数据仍为1920*1080，共需要1080个地址译码模块15,11位地址数据,地址总线共22位.地址译码模块15由11输入与门构成,每行选择对应的地址连接方式连接到地址总线。地址经过编码后驱动到地址总线。地址译码模块15由6输入与门组成,对于1080个地址位,需要低五位每位有四个输入选择,最高位有两个输入选择,一共需要22位地址总线就可以实现所有1080个地址位编码。

公共电极27为所有像素单元26一端相连的公共端电极。公共电极27为半透明的导电电极，可以采用ito、半透明金属单质、半透明金属化合物或其他半透明导电材料。

如图11所示为像素单元26结构图，像素单元26包括存储单元28、逻辑运算单元29、驱动单元210和oled显示单元211。存储单元28接收地址信号和数据信号，有存储功能，并将信号发送给逻辑运算单元29。逻辑运算单元29接收同相反相控制命令对存储单元28发过来的信号做处理，并发送给驱动单元210。驱动单元210对接收到的驱动单元210数据信号和dac模块23电压信号做处理，并发送给oled显示单元211。oled显示单元211根据接收的图像数据信号，显示对应的图像。

如图12所示为存储单元28的结构图，其中2121、2124、2125、2126为n型mos管，2122、2123为p型mos管，存储单元28实现储存功能的具体过程是当地址信号addr为高，2121和2124导通，数据信号数据1和数据2分别通过2121和2124进入存储器件2122、2123、2125、2126。数据1和数据2总是相反的，当数据信号进入存储器件后addr变成低电平，2121和2124断开，这时2122、2125组成的反相器和2123、2126组成的反相器组成的存储单元就会把数据1和数据2保存在存储单元内不会丢失。

如图13所示为逻辑运算单元29的结构图，其中2133、2134为n型mos管，2131、2132为p型mos管，输入信号1和输入信号2总是相反的信号。因为控制信号总是接到电路高电压，当输入信号1为高，输入信号2为低，这时2131、2133组成的反相器正常工作，2132、2134组成的开关断开，输出信号为低电平；当输入信号1为低，输入信号2为高，这时2131、2133组成的反相器不工作，2132、2134组成的开关导通，输出信号为高电平。

如图14所示为驱动单元210结构图，其中2141为p型mos管，2142为n型mos管，2141和2142组成反相器驱动单元，当驱动单元210的输入信号为高电平时，经过驱动单元210做反向处理，输出信号为低电平，高低电平的模拟电压值大小是由dac模块23输出的vhigh和vlow决定。当dac模块23输出的vhigh越接近电路高电压，vlow越接近电路高电压时，lcos显示单元211显示的亮度较高；相反则lcos显示单元211显示的亮度较低，dac模块23可以根据实际显示环境的亮度，来设置调节oled显示单元211的亮度。

如图15所示为oled显示单元211结构图，包括硅基底2156，所述硅基底2156的上方设有金属反射层2155，所述金属反射层2155的上方设有白光oled发光层2154，所述白光oled发光层2154的上方设有滤色膜2153，所述滤色膜2153的上方设有半透明阴极2152，所述半透明阴极2152上方设有透明玻璃2151。白光oled发光层2154在两端电极驱动下会发出白光，白光经过滤色膜2153变成rgb彩色，oled显示单元211根据驱动单元210发送来的图像数据信号，显示对应的图像。

如图16所示为lcos显示芯片增加有效显示位后的显示时间分配，包括正常像素数据位显示时间410，增加有效显示位显示时间420，正常像素数据位显示时间411和412，增加有效显示位显示时间421和422。增加的有效显示位和正常像素数据位显示时间可以随意搭配。可以如图16a所示，先显示正常像素数据为410，再显示增加的有效显示数据位420；也可以如图16b所示，先显示增加的有效显示数据位420，再显示正常像素数据为410；也可以如图8c所示，把正常像素数据分段显示为411和412，把增加的有效显示数据位插在中间显示420；也可以如图16d所示，把正常像素数据分段显示为411和412，把增加的有效显示数据位分段为421和422，然后把它们的显示顺序随意组合；甚至可以如图16e所示，把正常像素数据位显示时间411、412、413、414分为任意多段，把增加有效显示数据位显示时间421、422、423、424分为任意多段，然后组合显示。

以上两个实施例只是本发明的部分。

以上对本发明所提供的一种新型的增加有效显示位数方式的研究进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。