脉冲产生电路的制作方法

本公开文件涉及一种脉冲产生电路，特别是一种产生宽脉冲的脉冲产生电路。

背景技术：

在传统的显示面板架构中，栅极驱动器架构无法输出足够长的脉冲，使显示面板中光感测电路无法有完整的感测时间，导致光感测电路会出现错误的操作。因此需要设计能够输出足够宽度且稳定的脉冲信号的脉冲产生电路，使得光感测电路能够有足够的电路操作时间。

技术实现要素：

本公开内容的一实施例中，一种脉冲产生电路包含输入电路、稳压电路、稳压控制电路及上拉电路。输入电路用以接收第一电压并耦接于第一节点，输入电路响应于第一信号而输出第一电压至第一节点。稳压电路用以接收第一电压及第二电压并耦接于第一节点，稳压电路响应于第一电压并以存储第一电压至稳压电路的第二节点，稳压电路根据第二节点的电压以稳定第一节点的电压。稳压控制电路用以接收第二电压及第二信号，稳压控制电路响应于第一节点的电压、第一时脉信号及第二时脉信号而调整稳压控制电路的第三节点的电压为第二电压或第二信号，该稳压控制电路根据该第三节点的电压以控制该第二节点的电压。上拉电路用以接收第三电压并耦接于第一节点及输出端，上拉电路响应于第一节点的电压而输出第三电压至输出端。

综上所述，脉冲产生电路即可根据不同的输入信号，将第三电压或第四电压的电压输出到输出端，并利用稳压电路稳定输出端的电压。

附图说明

图1示出根据本公开文件的一实施例的显示面板示意图。

图2示出根据本公开文件的一实施例的栅极驱动器方框图。

图3示出根据本公开文件的一实施例的移位暂存电路图。

图4示出对应于图3移位暂存电路的信号时序图。

图5示出根据本公开文件的一实施例的脉冲产生电路图。

图6示出对应于图5脉冲产生电路的信号时序图。

图7示出根据本公开文件的一实施例的脉冲产生电路于输入时间区间的操作示意图。

图8示出根据本公开文件的一实施例的脉冲产生电路于致能时间区间的操作示意图。

图9示出根据本公开文件的一实施例的脉冲产生电路于第一下拉时间区间的操作示意图。

图10示出根据本公开文件的一实施例的脉冲产生电路于第二下拉时间区间的操作示意图。

图11示出根据本公开文件的一实施例的脉冲产生电路于稳定时间区间的操作示意图。

附图标记说明：

100：显示面板

110：时序控制电路

120：栅极驱动器

122：移位暂存电路

124：移位暂存电路

126：脉冲产生电路

126a：输入电路

126b：稳压电路

126c：稳压控制电路

126d：上拉电路

126e：下拉电路

130：源极驱动器

140：影像显示区

142：显示像素

xck：第一时脉信号

ck：第二时脉信号

tc1、tc2：信号线

gl1、gl2、gl3、gln、glm：扫描线

sl1、sl2、sl3、slk：数据线

t1～t13、ts1～ts7：晶体管

vddh、vdd、vh、vgh、u2d：高电压

vssl、vss、vgl、d2u：低电压

δv：电压

c1、c2、c3：电容

tm1、tp1：输入时间

tm2、tp2：致能时间

tm3：下拉时间

tp3：第一下拉时间

tp4：第二下拉时间

tp5：稳定时间

g1[n-1]：上一级第一信号

g1[n+1]：下一级第一信号

g1[n]：第一信号

g2[n]：第二信号

g2[n+1]：第三信号

q1[n]：节点

q2[n]：第一节点

a[n]：第二节点

p[n]：第三节点

k[n]：第四节点

s[n]：输出信号

具体实施方式

在本文中所使用的用词“包含”、“具有”等等，均为开放性的用语，即意指“包含但不限于”。此外，本文中所使用的“及/或”，包含相关列举项目中一或多个项目的任意一个以及其所有组合。

于本文中，当一元件被称为“连结”或“耦接于”时，可指“电性连接”或“电性耦接于”。“连结”或“耦接于”亦可用以表示二或多个元件间相互搭配操作或互动。此外，虽然本文中使用“第一”、“第二”、……等用语描述不同元件，该用语仅是用以区别以相同技术用语描述的元件或操作。除非上下文清楚指明，否则该用语并非特别指称或暗示次序或顺位，亦非用以限定本公开文件。

请参考图1，图1示出根据本公开文件的一实施例的显示面板示意图。如图1所示，显示面板100包含时序控制电路110、栅极驱动器120、源极驱动器130及影像显示区140。影像显示区140由多个扫描线gl1～gln及多个数据线sl1～sln交错配置而成，包含多个显示像素142，在此以数量n作为举例说明，n的数量可以根据实际应用的面板尺寸而有所调整。时序控制电路110耦接于栅极驱动器120及源极驱动器130，通过信号线tc1及信号线tc2发送时序控制信号控制栅极驱动器120及源极驱动器130电路操作的时序。栅极驱动器120通过m个扫描线gl1～glm输出栅极驱动信号到影像显示区140给对应的显示像素142。源极驱动器130通过k个数据线sl1～slk输出源极驱动信号到影像显示区140给对应的显示像素142。于一实施例中，显示面板100为分辨率1920x1080的屏幕，m为1080，k为1920。

请参考图2，图2示出根据本公开文件的一实施例的栅极驱动器方框图。栅极驱动器120包含移位暂存电路122、移位暂存电路124及脉冲产生电路126。如图2所示，移位暂存电路122及移位暂存电路124用以产生第一信号g1[n]、第二信号g2[n]及第三信号g2[n+1]到脉冲产生电路126，脉冲产生电路126接收第一信号g1[n]、第二信号g2[n]及第三信号g2[n+1]并产生输出信号s[n]。应注意的是，图2中栅极驱动器120方框图虽只示出一组电路，但实际应用上不限于一个，本公开文件的栅极驱动器120使用编号g1[n]、g2[n]及s[n]表示为第n个移位暂存电路122、移位暂存电路124及脉冲产生电路126。使用g2[n+1]表示为第n个移位暂存电路122的下一级移位暂存电路，实际可以应用多个移位暂存电路122、移位暂存电路124及脉冲产生电路126来实现本公开文件，其数量可根据实际应用而有所调整，n为大于等于1且小于等于m的数值，并且为正整数，于前述实施例中，n为1～1080中的任一值。以下详细说明移位暂存电路122、移位暂存电路124及脉冲产生电路126内部的电路构造。

请参考图3，图3示出根据本公开文件的一实施例的移位暂存电路图。移位暂存电路122包含晶体管ts1～ts7、高电压u2d、低电压d2u、上一级第一信号g1[n-1]、下一级第一信号g1[n+1]、节点q1[n]、第一时脉信号xck、第二时脉信号ck、电容c1、电容c2、低电压vss及第一信号g1[n]。晶体管ts1～ts7均包含第一端、第二端及控制端，晶体管ts1的第一端用以接收高电压u2d，晶体管ts1的第二端耦接于晶体管ts2的第二端及节点q1[n]，晶体管ts1的控制端用以接收上一级第一信号g1[n-1]，并根据上一级第一信号g1[n-1]将高电压u2d导通到节点q1[n]。晶体管ts2的第一端用以接收低电压d2u，晶体管ts2的第二端耦接于晶体管ts1的第二端及节点q1[n]，晶体管ts2的控制端用以接收下一级第一信号g1[n+1]，并根据下一级第一信号g1[n+1]将低电压d2u导通到节点q1[n]。晶体管ts3的第一端用以接收时脉信号ck，晶体管ts3的第二端耦接于输出端，晶体管ts3的控制端耦接于电容c2及节点q1[n]，晶体管ts3的控制端用以接收节点q1[n]的电压，并根据q1[n]的电压将时脉信号ck导通到输出端。晶体管ts4的第一端耦接于输出端，晶体管ts4的第二端接收低电压vss，晶体管ts4的控制端用以接收时脉信号xck，并根据时脉信号xck将低电压vss导通到输出端。晶体管ts5的第一端耦接于电容c1、晶体管ts6的控制端及晶体管ts7的控制端，晶体管ts5的第二端接收低电压vss，晶体管ts5的控制端用以接收节点q1[n]的电压，并根据节点q1[n]的电压将低电压vss导通到电容c1、晶体管ts6的控制端及晶体管ts7的控制端。晶体管ts6的第一端耦接于节点q1[n]，晶体管ts6的第二端接收低电压vss，晶体管ts6的控制端耦接于电容c1及晶体管ts5的第一端。晶体管ts7的第一端耦接于电容c2、输出端及晶体管ts4的第一端，晶体管ts7的第二端接收低电压vss，晶体管ts7的控制端耦接于电容c1、晶体管ts5的第一端及晶体管ts6的控制端。以下将详细说明于各个时间中移位暂存电路122的操作方式。

请同时参考图3及图4，图4示出对应于图3移位暂存电路的信号时序图。移位暂存电路122操作于如图4所示的输入时间tm1、致能时间tm2及下拉时间tm3区间中。于此实施例中，vdd及vgh表示为高电压，vss及vgl表示为低电压，例如vgh可以是25伏特，vdd可以是15伏特，vss及vgl可以是-10伏特。移位暂存电路122于输入时间tm1时，时脉信号ck为低电压vss，时脉信号xck为高电压vdd，上一级第一信号g1[n-1]为高电压vdd。晶体管ts1导通，将高电压u2d导通到节点q1[n]使节点q1[n]的电压上升，晶体管ts3因为节点q1[n]的电压上升而导通，将时脉信号ck的电压导通到输出端，此时由于时脉信号ck为低电压vss及时脉信号xck为高电压vdd因此第一信号g1[n]为低电压vss。节点q1[n]的电压上升使晶体管ts5导通，将低电压vss导通到晶体管ts6及晶体管ts7的控制端，使晶体管ts6及晶体管ts7关闭而维持节点q1[n]的电压。

移位暂存电路122于致能时间tm2时，时脉信号ck为高电压vdd，时脉信号xck为低电压vss，上一级第一信号g1[n-1]为低电压vss。此时第一信号g1[n]因为时脉信号ck为高电压vdd而输出接近高电压vdd的高电压vgh，时脉信号xck为低电压vss使得晶体管ts4为关闭使第一信号g1[n]能够维持高电压，节点q1[n]的电压因为电容c2而被拉升到高电压vdd+δv，节点q1[n]的高电压使得晶体管ts5维持导通而晶体管ts6及晶体管ts7维持关闭，第一信号g1[n]因为晶体管ts4、ts6及ts7的关闭而能够维持在高电压vgh。

移位暂存电路122于下拉时间tm3时，时脉信号ck为低电压vss，时脉信号xck为高电压vdd，下一级第一信号g1[n+1]为高电压vdd。晶体管ts2导通将低电压d2u导通到节点q1[n]，使节点q1[n]的电压下降，晶体管ts3及晶体管ts5因为节点q1[n]的电压下降而关闭，时脉信号xck为高电压vdd使晶体管ts4导通，将低电压vss导通到输出端，第一信号g1[n]为低电压vgl。

串接多个移位暂存电路122就能够达到依序输出多个脉冲的效果，移位暂存电路124与移位暂存电路122的电路结构及操作方式相同，在此不再赘述。移位暂存电路122产生的脉冲信号标示为第一信号g1[n]，移位暂存电路124产生的脉冲信号标示为第二信号g2[n]，下一级第二信号标示为第三信号g2[n+1]，并传送到脉冲产生电路126，如图2所示。

请参考图5，图5示出根据本公开文件的一实施例的脉冲产生电路图。脉冲产生电路126包含输入电路126a、稳压电路126b、稳压控制电路126c、上拉电路126d及下拉电路126e。输入电路126a用以接收第一电压，并耦接于第一节点q2[n]，输入电路响应于第一信号g1[n]而输出第一电压至第一节点q2[n]。于一实施例中，第一电压为高电压vddh，例如是25伏特，后续第一电压以高电压vddh做为例子说明。

稳压电路126b接收高电压vddh及第二电压并耦接于第一节点q2[n]，稳压电路126b响应于高电压vddh并存储高电压vddh至稳压电路126b的第二节点a[n]，稳压电路根据第二节点a[n]的电压以稳定第一节点q2[n]的电压。于一实施例中，第二电压为低电压vssl，例如是-13伏特，后续第二电压以低电压vssl做为例子说明。

稳压控制电路126c接收低电压vssl及第二信号g2[n]，稳压控制电路126c响应于该第一节点q2[n]的电压、第一时脉信号xck及第二时脉信号ck而调整稳压控制电路126c的第三节点p[n]的电压，该稳压控制电路126c根据该第三节点p[n]的电压以控制该第二节点a[n]的电压。

于一实施例中，稳压控制电路126c更用以接收第四电压，第四电压可以是低电压vss，例如是-10伏特，后续第四电压以低电压vss做为例子说明。稳压控制电路126c响应于第一信号g1[n]、第二信号g2[n]或第三信号g2[n+1]而调整该稳压控制电路126c的第四节点k[n]的电压。

上拉电路126d接收第三电压并耦接于该第一节点q2[n]及输出端，其中上拉电路126d响应于第一节点q2[n]的电压而输出第三电压至输出端。于一实施例中，第三电压为高电压vdd，例如是15伏特，后续第三电压以高电压vdd做为例子说明。

下拉电路126e接收高电压vdd、第三节点p[n]的电压及第四节点k[n]的电压并耦接于该输出端，下拉电路126e响应于第三节点p[n]或第四节点k[n]的电压而输出高电压vdd至输出端。

以下介绍各个电路的结构及操作方式。输入电路126a包含晶体管t1。晶体管t1包含第一端、第二端及控制端，晶体管t1的第一端接收高电压vddh，晶体管t1的第二端耦接于第一节点q2[n]，且晶体管t1的控制端用以接收第一信号g1[n]，晶体管t1根据第一信号g1[n]选择性地导通。

稳压电路126b包含晶体管t2、晶体管t3及晶体管t4。晶体管t2包含第一端、第二端及控制端，晶体管t2的第一端接收高电压vddh，晶体管t2的第二端耦接于第二节点a[n]，且晶体管t2的控制端耦接于第一节点q2[n]及晶体管t1的第二端。晶体管t3包含第一端、第二端及控制端，晶体管t3的第一端接收低电压vssl，晶体管t3的第二端耦接于第二节点a[n]，晶体管t3的控制端接收第三节点p[n]的电压，并根据第三节点p[n]的电压选择性地导通。晶体管t4包含第一端、第二端及控制端，晶体管t4的第一端耦接于第二节点a[n]，晶体管t4的第二端耦接于第一节点q2[n]及晶体管t1的第二端，且晶体管t4的控制端接收第三节点p[n]的电压，并根据第三节点p[n]的电压选择性地导通。

稳压控制电路126c包含晶体管t7、晶体管t9～t13。晶体管t7及晶体管t9～t13均包含第一端、第二端及控制端。晶体管t7的第一端接收高电压vdd，晶体管t7的该第二端耦接于第四节点k[n]，晶体管t7的控制端接收第三信号g2[n+1]，并根据第三信号g2[n+1]选择性地导通。晶体管t9的第一端耦接于第三节点p[n]，晶体管t9的二端耦接于第四节点k[n]，晶体管t9的控制端接收第二信号g2[n]，并根据第二信号g2[n]选择性地导通。晶体管t10的第一端接收低电压vssl，晶体管t10的第二端耦接于第四节点k[n]，晶体管t10的控制端接收第一节点q2[n]的电压，并根据第一节点q2[n]的电压选择性地导通。晶体管t11的第一端接收第二信号g2[n]，晶体管t11的第二端耦接于第三节点p[n]，晶体管t11的控制端接收第一时脉信号xck，并根据第一时脉信号xck选择性地导通。晶体管t12的第二端耦接于第三节点p[n]，晶体管t12的第一端及控制端接收第二时脉信号ck，并根据第二时脉信号ck选择性地导通。

上拉电路126d包含晶体管t5及电容c3。晶体管t5包含第一端、第二端及控制端，晶体管t5的第一端接收高电压vdd，晶体管t5的第二端耦接于输出端，晶体管t5的控制端接收第一节点q2[n]的电压，并根据第一节点的电压q2[n]选择性地导通。电容c3包含第一端及第二端，电容c3的第一端耦接于第一节点q2[n]，电容c3的第二端接收高电压vdd。

下拉电路126e包含晶体管t6及晶体管t8。晶体管t6包含第一端、第二端及控制端，晶体管t6的第一端耦接于输出端，晶体管t6的第二端接收低电压vss，晶体管t6的控制端接收第四节点k[n]的电压，并根据第四节点k[n]的电压选择性地导通。

请参考图6，图6示出对应于图5脉冲产生电路的信号时序图。于此实施例中，脉冲产生电路126操作于包含输入时间tp1、致能时间tp2、第一下拉时间tp3、第二下拉时间tp4及稳定时间tp5的操作模式中，图7～图11将介绍脉冲产生电路126于操作模式中各时间的操作方式。

请参考图7，图7示出根据本公开文件的一实施例的脉冲产生电路于输入时间区间的操作示意图。于输入时间tp1时，第一信号g1[n]及第一时脉信号xck为高电压vgh，第二信号g2[n]、第三信号g2[n+1]及第二时脉信号ck为低电压vgl。输入电路126a中的晶体管t1因为第一信号g1[n]而导通，使输入电路126a将高电压vddh输出到第一节点q2[n]，第一节点q2[n]变为高电压vh，高电压vh为高电压vddh-晶体管t1的临界电压(thresholdvoltage,vth)。第一节点q2[n]变为高电压vh时，将稳压电路126b中的电压体t2及上拉电路126d中的晶体管t5导通。晶体管t5导通使高电压vdd输出到输出端，使输出信号s[n]为高电压vdd。晶体管t2导通使高电压vddh输出到第二节点a[n]。第一时脉信号xck为高电压vgh及第一节点q2[n]的高电压vh使稳压控制电路126c中的晶体管t10及晶体管t11导通，将低电压vssl输出到第三节点p[n]，使第三节点p[n]的电压为低电压vssl，第一信号g1[n]为高电压vgh使晶体管t13导通，将低电压vss输出到第四节点k[n]，使第四节点k[n]的电压为低电压vss。

请参考图8，图8示出根据本公开文件的一实施例的脉冲产生电路于致能时间区间的操作示意图。以下详细说明脉冲产生电路126于致能时间tp2时能够维持输出高电位的输出信号s[n]的操作方法。与图7输入时间tp1时不同的是，此时第一信号g1[n]已从高电压变为低电压vgl，输入电路126a结束输出高电压vddh到第一节点q2[n]。由于高电压vddh被输出到第二节点a[n]，使第二节点a[n]的电压为高电压vddh，第一节点q2[n]的高电压vh使晶体管t10导通将第三节点p[n]的电压下降到低电压vgl，第三节点p[n]的低电压vgl使晶体管t3及t4被关闭，从而大幅降低第一节点q2[n]经由晶体管t3及晶体管t4的路径漏电的情况产生。由于晶体管在关闭时会有漏电流(leakagecurrent)，即使将晶体管关闭，还是可能会因为晶体管的漏电流导致电压无法维持，因此除了需要控制晶体管关闭之外，必须要进一步地限制漏电流的大小，才能够稳定第一节点q2[n]的电压。

晶体管的漏电流大小与晶体管的控制端与第二端的电压差vgs(gate-to-sourcevoltages)成正比。于致能时间tp2时，晶体管t2导通使高电压vddh的高电压输出到第二节点a[n]，将晶体管t3及晶体管t4的第二端变为高电压(接近高电压vddh的高电压)，而此时第三节点p[n]为低电压vgl，因此晶体管t3及晶体管t4的控制端为低电压vgl。利用将晶体管t3及晶体管t4的vgs控制为低电压(低电压vgl与高电压vddh的电压差)，进而限制晶体管t3及晶体管t4的漏电流，大幅降低第一节点q2[n]的电压因为晶体管t3及晶体管t4的漏电流影响而能够稳定在高电压，持续导通第晶体t5，使输出信号s[n]能保持在高电压。此外，将第二节点a[n]的电压提高到接近第一节点q2[n]的电压也能够改善第一节点q2[n]漏电的情况。

请参考图9，图9示出根据本公开文件的一实施例的脉冲产生电路于第一下拉时间区间的操作示意图。于第一下拉时间tp3时，第二信号g2[n]变为高电压vgh，晶体管t5关闭使输出端结束输出高电压而转为低电压。具体做法如下，第二信号g2[n]及第一时脉信号xck变为高电压vgh，使晶体管t11导通将第三节点p[n]变为高电压vh。p[n]变为高电压使晶体管t3及晶体管t4导通将第一节点q2[n]的电压下降到低电压vssl。第一节点q2[n]的电压下降使晶体管t5关闭，晶体管t5停止输出高电压vdd到输出端。第二信号g2[n]的高电压使晶体管t9导通，第三节点p[n]的高电压输出到晶体管t6及晶体管t8，使晶体管t6及晶体管t8导通，将低电压vss输出到输出端，输出信号s[n]变为低电压。此外，在脉冲产生电路126的操作模式中，晶体管t6只有在第一下拉时间tp3时才导通，能够减缓晶体管t6老化的速度。

请参考图10，图10示出根据本公开文件的一实施例的脉冲产生电路于第二下拉时间区间的操作示意图。于第二下拉时间tp4，第二信号g2[n]变为低电压vgl，第三信号g2[n+1]变为高电压vgh。第四节点k[n]的电压因为晶体管t7导通而变为低电压vss，使晶体管t6关闭。第二时脉信号ck变为高电压vgh使晶体管t12导通，将高电压vgh输出到晶体管t8而导通。晶体管t8导通将低电压vss输出至输出端，使得输出信号s[n]为低电压。而第三节点p[n]为高电压vh使晶体管t3及晶体管t4持续导通，将低电压vssl的低电压持续输出到第一节点q2[n]。

请参考图11，图11示出根据本公开文件的一实施例的脉冲产生电路于稳定时间区间的操作示意图。于稳定时间tp5，第一时脉信号xck及第二时脉信号ck周期性地变为高电压vgh，将第三节点p[n]周期地提高为高电压vh，将第一节点q2[n]维持在低电压vssl使输出端维持在低电压vss。此外，周期性地导通晶体管t3、晶体管t4及晶体管t8可减缓晶体管t3、晶体管t4及晶体管t8元件老化的速度。

综上所述，脉冲产生电路根据不同的输入信号而有不同操作模式，于致能时间内利用稳压电路中晶体管的叠接架构维持节点电压，使脉冲产生电路的输出信号能够维持足够长时间的高电位，延长后续电路的操作时间。此外，于非致能时间时脉冲产生电路利用时脉信号周期性地导通晶体管，使晶体管元件不会因为长时间持续导通而加快耗损，进而延长晶体管的使用寿命。

本领域技术人员应当明白，在各个实施例中，各个电路单元可以由各种类型的数字或模拟电路实现，亦可分别由不同的集成电路芯片实现。各个元件亦可整合至单一的集成电路芯片。上述仅为例示，本公开内容并不以此为限。电子元件如电阻、电容、二极管、晶体管开关等等，皆可由各种适当的元件。举例来说，晶体管t1～t12可根据需求选用金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)、双极性接面型晶体管(bipolarjunctiontransistor，bjt)或其他各种类型的晶体管实作。

虽然本公开内容已以实施方式公开如上，然其并非用以限定本公开内容，任何本领域技术人员，在不脱离本公开内容的构思和范围内，当可作各种变动与润饰，因此本公开内容的保护范围当视权利要求所界定者为准。