移位寄存器单元、驱动方法、栅极驱动电路和显示装置与流程

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置。

背景技术：

在相关的移位寄存器单元中，需要通过反相器来控制下拉节点的电位，这种方法需要利用大量tft(薄膜晶体管)形成反相器，采用的tft的数目多从而不利于实现高ppi(pixelsperinch，每英寸所拥有的像素数量)，同时反相器受到tft的阈值电压漂移的影响，会导致电路信赖性较低。

技术实现要素：

本发明的主要目的在于提供一种移位寄存器单元、驱动方法、栅极驱动电路和显示装置，解决现有技术中需要通过反相器来控制下拉节点的电位，需要利用大量tft形成反相器，同时反相器受到tft的阈值电压漂移的影响，导致电路信赖性较低的问题。

为了达到上述目的，本发明提供了一种移位寄存器单元，包括下拉节点控制电路；

所述下拉节点控制电路分别与输入端、复位端、第一电压端、第二电压端和下拉节点电连接，用于在所述输入端提供的输入信号和所述复位端提供的复位信号的控制下，控制所述下拉节点与所述第一电压端或所述第二电压端连通，并控制维持所述下拉节点的电位。

可选的，所述下拉节点控制电路包括第一控制子电路、第二控制子电路和储能电路；

所述第一控制子电路分别与所述复位端、所述下拉节点和所述第一电压端电连接，用于在所述复位信号的控制下，控制所述下拉节点与所述第一电压端之间连通；

所述第二控制子电路分别与所述输入端、所述下拉节点和所述第二电压端电连接，用于在所述输入信号的控制下，控制所述下拉节点与所述第二电压端之间连通；

所述储能电路与所述下拉节点电连接，用于维持所述下拉节点的电位。

可选的，所述第一控制子电路包括第一控制晶体管，所述第二控制子电路包括第二控制晶体管，所述储能电路包括存储电容；

所述第一控制晶体管的控制极与所述复位端电连接，所述第一控制晶体管的第一极与所述第一电压端电连接，所述第一控制晶体管的第二极与所述下拉节点电连接；

所述第二控制晶体管的控制极与所述输入端电连接，所述第二控制晶体管的第一极与所述下拉节点电连接，所述第二控制晶体管的第二极与所述第二电压端电连接；

所述存储电容的第一端与所述下拉节点电连接，所述存储电容的第二端与所述第二电压端电连接。

可选的，所述第二控制子电路还包括第三控制晶体管；

所述第二控制晶体管的控制极通过所述第三控制晶体管与所述第二电压端电连接；

所述第三控制晶体管的控制极与所述输入端电连接，所述第三控制晶体管的第一极与所述第二控制晶体管的第二极电连接，所述第三控制晶体管的第二极与所述第二电压端电连接。

可选的，所述复位端提供的复位信号为下拉控制时钟信号。

可选的，所述移位寄存器单元还包括置位电路、上拉节点电位维持电路和n个上拉节点；

所述置位电路包括相互串联的n个置位子电路，n为大于或等于2的整数；所述上拉节点电位维持电路包括n个电位维持子电路；

第一置位子电路的控制端与所述输入端电连接，所述第一置位子电路的第一端与第一电压端电连接，所述第一置位子电路的第二端与第一上拉节点电连接，所述第一置位子电路用于在所述输入信号的控制下，控制第一上拉节点与所述第一电压端之间连通；

第n置位子电路的控制端与所述输入端电连接，所述第n置位子电路的第一端与第n-1上拉节点电连接，所述第n置位子电路的第二端与第n上拉节点电连接；所述第n置位子电路用于在所述输入信号的控制下，控制所述第n-1上拉节点与所述第n上拉节点之间连通；n为大于1而小于或等于n的整数；

第一电位维持子电路与所述第一上拉节点电连接，用于维持所述第一上拉节点的电位；

第n电位维持子电路与所述第n上拉节点电连接，用于维持所述第n上拉节点的电位。

可选的，所述移位寄存器单元还包括n个栅极驱动信号输出端；所述第一置位子电路包括第一置位晶体管；所述第n置位子电路包括第n置位晶体管；所述第一电位维持子电路包括第一储能电容，所述第n电位维持子电路包括第n储能电容；

所述第一置位晶体管的控制极与所述输入端电连接，所述第一置位晶体管的第一极与所述第一电压端电连接，所述第一置位晶体管的第二极与所述第一上拉节点电连接；

所述第n置位晶体管的控制极与所述输入端电连接，所述第n置位晶体管的第一极与第n-1上拉节点电连接，所述第n置位晶体管的第二极与第n上拉节点电连接；

所述第一储能电容的第一端与所述第一上拉节点电连接，所述第一储能电容的第二端与第一栅极驱动信号输出端电连接；

所述第n储能电容的第一端与所述第n上拉节点电连接，所述第n储能电容的第二端与第n栅极驱动信号输出端电连接。

可选的，所述移位寄存器单元还包括下拉电路；

所述下拉电路分别与所述下拉节点、所述n个上拉节点和第二电压端电连接，用于在所述下拉节点的电位的控制下，控制所述n个上拉节点分别与所述第二电压端之间连通。

可选的，所述移位寄存器单元包括反馈电路和下拉电路；

所述下拉电路分别与所述下拉节点、所述n个上拉节点和反馈节点电连接，用于在所述下拉节点的电位的控制下，控制所述第n个上拉节点分别与所述反馈节点连通；

所述反馈电路分别与第一上拉节点、所述反馈节点、第一电压端和第二电压端电连接，用于在所述第一上拉节点的电位的控制下，控制所述反馈节点与第一电压端之间连通，在所述下拉节点的电位的控制下，控制所述反馈节点与所述第二电压端之间连通。

可选的，所述反馈电路包括第一反馈晶体管和第二反馈晶体管；

所述第一反馈晶体管的控制极与所述第一上拉节点电连接，所述第一反馈晶体管的第一极与所述第一电压端电连接，所述第一反馈晶体管的第二极与所述反馈节点电连接；

所述第二反馈晶体管的控制极与所述下拉节点电连接，所述第二反馈晶体管的第一极与所述反馈节点电连接，所述第二反馈晶体管的第二极与所述第二电压端电连接。

可选的，所述移位寄存器单元还包括驱动输出电路和n个栅极驱动信号输出端；所述驱动输出电路包括n个驱动输出子电路；

第一驱动输出子电路分别与第一栅极驱动信号输出端、所述第一上拉节点、所述下拉节点、第一输出时钟信号端和第三电压端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与所述第一输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与所述第三电压端之间连通；

第n驱动输出子电路分别与第n栅极驱动信号输出端、所述第n上拉节点、所述下拉节点、第n输出时钟信号端和第三电压端电连接，用于在所述第n上拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与所述第n输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与所述第三电压端之间连通。

可选的，所述移位寄存器单元还包括进位信号输出端和进位信号输出电路；

所述进位信号输出电路分别与第一上拉节点、所述下拉节点、进位输出时钟信号端、所述进位信号输出端和第二电压端电连接，用于在所述第一上拉节点的电位的控制下，控制所述进位信号输出端与所述进位输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述进位信号输出端与所述第二电压端之间连通。

本发明还提供了一种移位寄存器单元的驱动方法，用于驱动上述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

下拉节点控制电路在输入端提供的输入信号的控制下，控制下拉节点与第二电压端之间连通，所述下拉节点控制电路在复位端提供的复位信号的控制下，控制下拉节点与第一电压端，所述下拉节点控制电路控制维持所述下拉节点的电位。

可选的，所述复位端提供的复位信号为下拉控制时钟信号。

可选的，所述移位寄存器单元还包括置位电路、上拉节点电位维持电路和n个上拉节点；所述置位电路包括相互串联的n个置位子电路，n为大于或等于2的整数；所述上拉节点电位维持电路包括n个电位维持子电路；所述移位寄存器单元的驱动方法还包括：

第一置位子电路在所述输入信号的控制下，控制第一上拉节点与所述第一电压端之间连通；第一电位维持子电路维持所述第一上拉节点的电位；

第n置位子电路在所述输入信号的控制下，控制所述第n-1上拉节点与所述第n上拉节点之间连通；第n电位维持子电路维持所述第n上拉节点的电位。

可选的，所述移位寄存器单元包括反馈电路和下拉电路；

所述移位寄存器单元的驱动方法还包括：

所述下拉电路在所述下拉节点的电位的控制下，控制所述第n个上拉节点分别与所述反馈节点连通；

所述反馈电路在所述第一上拉节点的电位的控制下，控制所述反馈节点与第一电压端之间连通，在所述下拉节点的电位的控制下，控制所述反馈节点与所述第二电压端之间连通。

可选的，所述移位寄存器单元还包括驱动输出电路和n个栅极驱动信号输出端；所述驱动输出电路包括n个驱动输出子电路；所述移位寄存器单元的驱动方法还包括：

第一驱动输出子电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第三电压端之间连通；

第n驱动输出子电路在所述第n上拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与第n输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与所述第三电压端之间连通。

可选的，所述移位寄存器单元还包括进位信号输出端和进位信号输出电路；所述移位寄存器单元的驱动方法还包括：

所述进位信号输出电路在所述第一上拉节点的电位的控制下，控制所述进位信号输出端与进位输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述进位信号输出端与第二电压端之间连通。

本发明还提供了一种栅极驱动电路，包括多级上述的移位寄存器单元；

所述移位寄存器单元包括进位信号输出端；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的进位信号输出端电连接。

本发明还提供了一种显示装置，包括上述的栅极驱动电路。

与现有技术相比，本发明所述的移位寄存器单元、驱动方法、栅极驱动电路和显示装置采用下拉节点控制电路以控制下拉节点的电位，解决相关的移位寄存器单元需要采用反相器控制下拉节点的电位，从而导致的电路信赖性低的问题，以使得本发明实施例所述的移位寄存器单元的结构简单，减少采用的晶体管的数目，利于实现高ppi(pixelsperinch，每英寸所拥有的像素数量)，信赖性高。

附图说明

图1是本发明实施例所述的移位寄存器单元的结构图；

图2是本发明另一实施例所述的移位寄存器单元的结构图；

图3是本发明又一实施例所述的移位寄存器单元的结构图；

图4是本发明再一实施例所述的移位寄存器单元的结构图；

图5是本发明另一实施例所述的移位寄存器单元的结构图；

图6是本发明又一实施例所述的移位寄存器单元的结构图；

图7是本发明实施例所述的移位寄存器单元中的反馈电路的实施例的电路图；

图8是本发明再一实施例所述的移位寄存器单元的结构图；

图9是本发明所述的移位寄存器单元的第一具体实施例的电路图；

图10是本发明所述的移位寄存器单元的具体实施例中采用的各时钟信号的波形图；

图11是本发明所述的移位寄存器单元的第一具体实施例的工作时序图；

图12是本发明所述的移位寄存器单元的第二具体实施例的电路图；

图13是当本发明所述的移位寄存器单元的第二具体实施例包括的各晶体管的阈值电压负漂至-3v时，各节点的电位的波形图；

图14是本发明实施例所述的栅极驱动电路包括的四级移位寄存器单元的连接关系示意图；

图15是本发明实施例所述的栅极驱动电路采用的各时钟信号的波形图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。

在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。

在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。

如图1所示，本发明实施例所述的移位寄存器单元包括下拉节点控制电路10；

所述下拉节点控制电路10分别与输入端i1、复位端r1、第一电压端v1、第二电压端v2和下拉节点p2电连接，用于在所述输入端i1提供的输入信号和所述复位端r1提供的复位信号的控制下，控制所述下拉节点p2与所述第一电压端v1或所述第二电压端v2连通，并控制维持所述下拉节点p2的电位。

在相关的移位寄存器单元中，需要通过反相器来控制下拉节点的电位，这种方法需要利用大量tft(薄膜晶体管)形成反相器，同时反相器受到tft的阈值电压漂移的影响，会导致电路信赖性较低。

本发明实施例所述的移位寄存器单元采用下拉节点控制电路10以控制下拉节点p2的电位，解决相关的移位寄存器单元需要采用反相器控制下拉节点的电位，从而导致的电路信赖性低的问题，以使得本发明实施例所述的移位寄存器单元的结构简单，减少采用的晶体管的数目，利于实现高ppi(pixelsperinch，每英寸所拥有的像素数量)，信赖性高。

本发明实施例所述的移位寄存器单元在工作时，在输入端i1提供的输入信号的控制下，下拉节点控制电路10控制下拉节点p2与第一电压端v1之间连通，在复位端r1提供的复位信号的控制下，下拉节点控制电路10控制下拉节点p2与第二电压端电连接，所述下拉节点控制电路10控制维持下拉节点p2的电位。

在本发明实施例中，所述第一电压端v1提供的第一电压可以为高电压vdd，所述第二电压端v2提供的第二电压可以为第一低电压lvgl1，但不以此为限。当下拉节点p2控制的用于控制栅极驱动信号的晶体管为p型晶体管时，第一电压可以为低电压，第二电压可以为高电压。

在本发明实施例中，所述输入端i1可以与相邻上一级移位寄存器单元的进位信号输出端电连接，第g级移位寄存器单元的复位端可以与第g+2级移位寄存器单元的进位信号输出端电连接，g为正整数，但不以此为限。

本发明实施例所述的移位寄存器单元在工作时，显示周期可以包括依次设置的输入时间段、输出时间段和复位时间段；

在输入时间段，在输入端i1提供的输入信号的控制下，下拉节点控制电路10控制下拉节点p2与第一电压端v1之间连通，以控制下拉节点p2的电位为高电压；

在输出时间段，下拉节点控制电路10控制维持下拉节点p2的电位为高电压；

在复位时间段，在复位端r1提供的复位信号的控制下，下拉节点控制电路10控制下拉节点p2与第二电压端v2之间连通，以控制下拉节点p2的电位为低电压。

如图2所示，在图1所示的实施例的基础上，所述下拉节点控制电路10可以包括第一控制子电路11、第二控制子电路12和储能电路13；

所述第一控制子电路11分别与所述复位端r1、所述下拉节点p2和所述第一电压端v1电连接，用于在所述复位信号的控制下，控制所述下拉节点p2与所述第一电压端v1之间连通；

所述第二控制子电路12分别与所述输入端i1、所述下拉节点p2和所述第二电压端v2电连接，用于在所述输入信号的控制下，控制所述下拉节点p2与所述第二电压端v2之间连通；

所述储能电路13与所述下拉节点p2电连接，用于维持所述下拉节点p2的电位。

本发明如图2所示的移位寄存器单元的实施例在工作时，

在输入时间段，在输入端i1提供的输入信号的控制下，第二控制子电路12控制下拉节点p2与第一电压端v1之间连通；

在输出时间段，储能电路13维持下拉节点p2的电位；

在复位时间段，在复位端r1提供的复位信号的控制下，第一控制子电路11控制下拉节点p2与第二电压端v2之间连通。

在具体实施时，所述第一控制子电路可以包括第一控制晶体管，所述第二控制子电路包括第二控制晶体管，所述储能电路包括存储电容；

所述第一控制晶体管的控制极与所述复位端电连接，所述第一控制晶体管的第一极与所述第一电压端电连接，所述第一控制晶体管的第二极与所述下拉节点电连接；

所述第二控制晶体管的控制极与所述输入端电连接，所述第二控制晶体管的第一极与所述下拉节点电连接，所述第二控制晶体管的第二极与所述第二电压端电连接；

所述存储电容的第一端与所述下拉节点电连接，所述存储电容的第二端与所述第二电压端电连接。

如图3所示，在图2所示的移位寄存器单元的实施例的基础上，所述第一控制子电路11可以包括第一控制晶体管t3，所述第二控制子电路12包括第二控制晶体管t4，所述储能电路13包括存储电容c1；

所述第一控制晶体管t3的栅极与所述复位端r1电连接，所述第一控制晶体管t3的漏极与所述第一电压端v1电连接，所述第一控制晶体管t3的源极与所述下拉节点p2电连接；

所述第二控制晶体管t4的栅极与所述输入端i1电连接，所述第二控制晶体管t4的漏极与所述下拉节点p2电连接，所述第二控制晶体管t4的源极与所述第二电压端v2电连接；

所述存储电容c1的第一端与所述下拉节点p2电连接，所述存储电容的第二端与所述第二电压端v2电连接。

在图3所示的实施例中，t3和t4可以为n型薄膜晶体管，但不以此为限。

本发明如图3所示的移位寄存器单元的实施例在工作时，

在输入时间段，i1提供高电压，r1提供低电压，t4打开，t3关断，p2与第二电压端v2之间连通；

在输出时间段，i1和r1都提供低电压，t3和t4关断，c1维持p2的电位；

在复位时间段，i1提供低电压，r1提供高电压，t4关断，t3打开，p2与第一电压端v1之间连通。

可选的，所述第二控制子电路还可以包括第三控制晶体管；

所述第二控制晶体管的控制极通过所述第三控制晶体管与所述第二电压端电连接；

所述第三控制晶体管的控制极与所述输入端电连接，所述第三控制晶体管的第一极与所述第二控制晶体管的第二极电连接，所述第三控制晶体管的第二极与所述第二电压端电连接。

在优选情况下，所述第二控制子电路还可以包括第三控制晶体管，第三控制晶体管和第二控制晶体管相互串联，以提升与c1并联的下拉节点p2与第二电压端v2之间的通断电路上的电阻，防止输入信号长时间作用于t4而导致t4负漂而使得t4产生漏电而产生的无法维持上拉节点的电位的问题。

在优选情况下，所述复位端提供的复位信号也可以为下拉控制时钟信号，以使得在复位时间段和输出截止保持时间段，第一控制晶体管t3每隔预定时间就打开，以不断为c1充电，能够保证维持p2的电位，降低噪声。

在本发明实施例中，所述显示周期可以包括依次设置的输入时间段、输出时间段、复位时间段和输出截止保持时间段；

在所述输入时间段和所述输出时间段，所述下拉控制时钟信号的电位为无效电压，以使得所述第一控制子电路11在所述复位信号的控制下，控制所述下拉节点p2与所述第一电压端v1之间断开；

在所述复位时间段，所述下拉控制时钟信号的电位为第一有效电压，以使得所述第一控制子电路11在所述复位信号的控制下，控制所述下拉节点p2与所述第一电压端v1之间连通；

所述输出截止保持时间段包括依次设置的多个输出截止保持阶段；

所述输出截止保持阶段包括依次设置的第一子阶段和第二子阶段；

在第一子阶段，所述下拉控制时钟信号的电位为无效电压，以使得所述第一控制子电路11在所述复位信号的控制下，控制所述下拉节点p2与所述第一电压端v1之间断开；

在第二子阶段，所述下拉控制时钟信号的电位为第一有效电压，以使得所述第一控制子电路11在所述复位信号的控制下，控制所述下拉节点p2与所述第一电压端v1之间连通。

在本实施例中，当所述第一控制子电路11包括的晶体管为n型晶体管时，所述无效电压为低电压，所述第一有效电压为高电压；当所述第一控制子电路11包括的晶体管为p型晶体管时，所述无效电压为高电压，所述第一有效电压为低电压；但不以此为限。

在具体实施时，所述移位寄存器单元还可以包括置位电路、上拉节点电位维持电路和n个上拉节点；

所述置位电路包括相互串联的n个置位子电路，n为大于或等于2的整数；所述上拉节点电位维持电路包括n个电位维持子电路；

第一置位子电路的控制端与所述输入端电连接，所述第一置位子电路的第一端与第一电压端电连接，所述第一置位子电路的第二端与第一上拉节点电连接，所述第一置位子电路用于在所述输入信号的控制下，控制第一上拉节点与所述第一电压端之间连通；

第n置位子电路的控制端与所述输入端电连接，所述第n置位子电路的第一端与第n-1上拉节点电连接，所述第n置位子电路的第二端与第n上拉节点电连接；所述第n置位子电路用于在所述输入信号的控制下，控制所述第n-1上拉节点与所述第n上拉节点之间连通；n为大于1而小于或等于n的整数；

第一电位维持子电路与所述第一上拉节点电连接，用于维持所述第一上拉节点的电位；

第n电位维持子电路与所述第n上拉节点电连接，用于维持所述第n上拉节点的电位。

在相关技术中，当相关的包括多级移位寄存器单元的栅极驱动电路同时驱动至少两行像素电路时，通过一个上拉节点来控制输出至少两级栅极驱动信号，相关的栅极驱动电路提供至所述至少两行像素电路的栅极驱动信号的下降时间tf差异较大。而在相关技术中，移位寄存器单元分离形成至少两个上拉节点需要额外的信号长时间作用于晶体管的栅极，或者需要tft组成二极管结构，前者不利于信赖性，后者会损失分离后的上拉节点的电压，本发明实施例通过置位电路包括多级相互串联的置位子电路可以避免以上问题。

本发明实施例采用多级相互串联的置位子电路组成的置位电路，所述多级相互串联的置位子电路分别提供各个上拉节点的电位，每个上拉节点分别控制输出相应级栅极驱动信号，以减小所述移位寄存器单元输出的各级栅极驱动信号的下降时间tf的差异。

下面以n等于2为例来说明本发明实施例所述的移位寄存器单元，但是在实际操作是，n也可以大于2。

如图4所示，在图1所示的移位寄存器单元的基础上，所述移位寄存器单元还可以包括置位电路40、上拉节点电位维持电路41、第一上拉节点p11和第二上拉节点p12；

所述置位电路40包括相互串联的第一置位子电路401和第二置位子电路402；

所述上拉节点电位维持电路41包括第一电位维持子电路411和第二电位维持子电路412；

第一置位子电路401的控制端与所述输入端i1电连接，所述第一置位子电路401的第一端与第一电压端v1电连接，所述第一置位子电路401的第二端与第一上拉节点p11电连接，所述第一置位子电路401用于在所述输入信号的控制下，控制第一上拉节点p11与所述第一电压端v1之间连通；

第二置位子电路402的控制端与所述输入端i1电连接，所述第二置位子电路402的第一端与第一上拉节点p11电连接，所述第二置位子电路402的第二端与第二上拉节点p12电连接；所述第二置位子电路402用于在所述输入信号的控制下，控制所述第一上拉节点p11与所述第二上拉节点p12之间连通；

第一电位维持子电路411与所述第一上拉节点p11电连接，用于维持所述第一上拉节点p11的电位；

第二电位维持子电路412与所述第二上拉节点p12电连接，用于维持所述第二上拉节点p12的电位。

在本发明如图4所示的移位寄存器单元的实施例中，置位电路40包括相互串联的第一置位子电路401和第二置位子电路402，所述置位电路40分离控制第一上拉节点p11的电位和第二上拉节点p12的电位，第一电位维持子电路411维持所述第一上拉节点p11的电位，第二电位维持子电路维持所述第二上拉节点p12的电位。本发明实施例提供一种具有多级输出功能的移位寄存器单元，可用于窄边框显示(由于一级移位寄存器单元可以输出多级栅极驱动信号，以控制扫描多行像素驱动电路，因此减少栅极驱动电路包括的移位寄存器单元的级数)，尤其适用于大尺寸oled(有机发光二极管)显示，并通过置位子电路串联结构，避免了一级移位寄存器单元输出的多级栅极驱动信号之间的相互干扰。

可选的，所述第一置位子电路可以包括第一置位晶体管；所述第n置位子电路可以包括第n置位晶体管；

所述第一置位晶体管的控制极与所述输入端电连接，所述第一置位晶体管的第一极与所述第一电压端电连接，所述第一置位晶体管的第二极与所述第一上拉节点电连接；

所述第n置位晶体管的控制极与所述输入端电连接，所述第n置位晶体管的第一极与第n-1上拉节点电连接，所述第n置位晶体管的第二极与第n上拉节点电连接。

如图5所示，在图4所示的移位寄存器单元的实施例的基础上，所述第一置位子电路401可以包括第一置位晶体管t1，所述第二置位子电路401可以包括第二置位晶体管t2；

t1的栅极与所述输入端i1电连接，t1的漏极与第一电压端v1电连接，t1的源极与第一上拉节点p11电连接；

t2的栅极与所述输入端i1电连接，t2的漏极与第一上拉节点p11电连接，t2的源极与第二上拉节点p12电连接。

在图5所示的实施例中，t1和t2都为n型薄膜晶体管，但不以此为限。

在具体实施时，所述移位寄存器单元还可以包括n个栅极驱动信号输出端；

所述第一电位维持子电路包括第一储能电容，所述第n电位维持子电路包括第n储能电容；

所述第一储能电容的第一端与所述第一上拉节点电连接，所述第一储能电容的第二端与第一栅极驱动信号输出端电连接；

所述第n储能电容的第一端与所述第n上拉节点电连接，所述第n储能电容的第二端与第n栅极驱动信号输出端电连接。

本发明实施例所述的移位寄存器单元在工作时，在输出时间段包括的至少部分时间，第一储能电容自举拉升第一上拉节点的电位，第二储能电容自举拉升第二上拉节点的电位。

在本发明实施例中，所述移位寄存器单元还可以包括下拉电路；

所述下拉电路分别与所述下拉节点、所述n个上拉节点和第二电压端电连接，用于在所述下拉节点的电位的控制下，控制所述n个上拉节点分别与所述第二电压端之间连通；

所述下拉电路用于在下拉节点的电位的控制下，控制对所述n个上拉节点的电位进行复位。

优选的，所述移位寄存器单元可以包括反馈电路和下拉电路；

所述下拉电路分别与所述下拉节点、所述n个上拉节点和反馈节点电连接，用于在所述下拉节点的电位的控制下，控制所述第n个上拉节点分别与所述反馈节点连通；

所述反馈电路分别与第一上拉节点、所述反馈节点、第一电压端和第二电压端电连接，用于在所述第一上拉节点的电位的控制下，控制所述反馈节点与第一电压端之间连通，在所述下拉节点的电位的控制下，控制所述反馈节点与所述第二电压端之间连通。

在优选情况下，所述移位寄存器单元还可以包括反馈电路和下拉电路，反馈电路在第一上拉节点的电位的控制下，控制反馈节点与第一电压端之间连通，在下拉节点的电位的控制下，控制反馈节点与第二电压端之间连通；当第一上拉节点的电位为第二有效电压时，反馈节点与第一电压端之间连通，即使与各上拉节点直接电连接的晶体管产生漏电，也不会对各上拉节点的电位产生影响。

在具体实施时，当反馈电路包括的栅极与第一上拉节点电连接的晶体管为n型晶体管时，第二有效电压为高电压，当反馈电路包括的栅极与第一上拉节点电连接的晶体管为p型晶体管时，第二有效电压为低电压。

如图6所示，在图4所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括反馈电路60和下拉电路61；

所述下拉电路61分别与所述下拉节点p2、所述第一上拉节点p11、第二上拉节点p12和反馈节点f1电连接，用于在所述下拉节点p2的电位的控制下，控制所述第一上拉节点p11与所述反馈节点f1之间连通，并控制所述第二上拉节点p12与所述反馈节点f1之间连通；

所述反馈电路60分别与第一上拉节点p11、所述反馈节点f1、第一电压端v1和第二电压端v2电连接，用于在所述第一上拉节点p11的电位的控制下，控制所述反馈节点f1与第一电压端v1之间连通，在所述下拉节点p2的电位的控制下，控制所述反馈节点f1与所述第二电压端v2之间连通。

本发明如图6所示的移位寄存器单元的实施例增加了反馈电路60，能够使得即使与各上拉节点直接电连接的晶体管产生漏电，也不会对各上拉节点的电位产生影响。

本发明如图6所示的移位寄存器单元的实施例在工作时，当第一上拉节点p11的电位为第三有效电压时，反馈电路60在第一上拉节点p11的电位的控制下，控制反馈节点f1与第一电压端v1之间连通，以使得即使下拉电路包括的晶体管漏电时，各上拉节点的电位也不会下降而使得相应的栅极与各上拉节点电连接的晶体管不能正确的打开。

在本发明实施例中，当反馈电路60包括的栅极与第一上拉节点p11电连接的晶体管为n型晶体管时，所述第三有效电压为高电压，当反馈电路60包括的栅极与第一上拉节点p11电连接的晶体管为p型晶体管时，所述第三有效电压为低电压。

可选的，所述反馈电路可以包括第一反馈晶体管和第二反馈晶体管；

所述第一反馈晶体管的控制极与所述第一上拉节点电连接，所述第一反馈晶体管的第一极与所述第一电压端电连接，所述第一反馈晶体管的第二极与所述反馈节点电连接；

所述第二反馈晶体管的控制极与所述下拉节点电连接，所述第二反馈晶体管的第一极与所述反馈节点电连接，所述第二反馈晶体管的第二极与所述第二电压端电连接。

如图7所示，所述反馈电路60可以包括第一反馈晶体管t7和第二反馈晶体管t9；

所述第一反馈晶体管t7的栅极与所述第一上拉节点p11电连接，所述第一反馈晶体管t7的漏极与所述第一电压端v1电连接，所述第一反馈晶体管t7的源极与所述反馈节点f1电连接；

所述第二反馈晶体管t9的栅极与所述下拉节点p2电连接，所述第二反馈晶体管t9的漏极与所述反馈节点f1电连接，所述第二反馈晶体管t9的源极与所述第二电压端v2电连接。

在图7所示的实施例中，t7和t9都为n型薄膜晶体管，但不以此为限。

本发明如图7所示的移位寄存器单元的实施例在工作时，

当p11的电位为高电压时，t7打开，以控制f1与v1之间连通；

当p11的电位为低电压时，t7关断；

当p2的电位为高电压时，t9打开，以控制f1与v2之间连通；

当p2的电位为低电压时，t9关断。

在具体实施时，所述移位寄存器单元还可以包括驱动输出电路和n个栅极驱动信号输出端；所述驱动输出电路可以包括n个驱动输出子电路；

第一驱动输出子电路分别与第一栅极驱动信号输出端、所述第一上拉节点、所述下拉节点、第一输出时钟信号端和第三电压端电连接，用于在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与所述第一输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与所述第三电压端之间连通；

第n驱动输出子电路分别与第n栅极驱动信号输出端、所述第n上拉节点、所述下拉节点、第n输出时钟信号端和第三电压端电连接，用于在所述第n上拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与所述第n输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与所述第三电压端之间连通。

本发明实施例所述的移位寄存器单元还可以包括n个驱动输出子电路，第一驱动输出子电路在第一上拉节点的电位和下拉节点的电位的控制下，控制第一栅极驱动信号输出端输出第一栅极驱动信号，第n驱动输出子电路在第n上拉节点的电位和下拉节点的电位的控制下，控制第n栅极驱动信号输出端输出第n栅极驱动信号。

在本发明实施例中，所述移位寄存器单元还可以包括进位信号输出端和进位信号输出电路；

所述进位信号输出电路分别与第一上拉节点、所述下拉节点、进位输出时钟信号端、所述进位信号输出端和第二电压端电连接，用于在所述第一上拉节点的电位的控制下，控制所述进位信号输出端与所述进位输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述进位信号输出端与所述第二电压端之间连通。

本发明实施例所述的移位寄存器单元还可以包括进位信号输出电路，进位信号输出电路在第一上拉节点的电位和下拉节点的电位的控制下，控制进位信号输出端输出进位信号，所述进位信号用于为相邻下一级移位寄存器单元提供输入信号。

如图8所示，在图6所示的移位寄存器单元的实施例的基础上，本发明实施例所述的移位寄存器单元还包括驱动输出电路、第一栅极驱动信号输出端g1、第二栅极驱动信号输出端g2、进位输出电路92和进位信号输出端j1；

所述驱动输出电路可以包括第一驱动输出子电路911和第二驱动输出子电路912；

第一驱动输出子电路911分别与第一栅极驱动信号输出端g1、所述第一上拉节点p11、所述下拉节点p2、第一输出时钟信号端d1和第三电压端v3电连接，用于在所述第一上拉节点p11的电位的控制下，控制所述第一栅极驱动信号输出端g1与所述第一输出时钟信号端d1之间连通，在所述下拉节点p2的电位的控制下，控制所述第一栅极驱动信号输出端g1与所述第三电压端v3之间连通；

第二驱动输出子电路912分别与第二栅极驱动信号输出端g2、所述第二上拉节点p12、所述下拉节点p2、第二输出时钟信号端d2和第三电压端v3电连接，用于在所述第二上拉节点p12的电位的控制下，控制所述第二栅极驱动信号输出端g2与所述第二输出时钟信号端d2之间连通，在所述下拉节点p2的电位的控制下，控制所述第二栅极驱动信号输出端g2与所述第三电压端v3之间连通；

所述进位信号输出电路92分别与第一上拉节点p11、所述下拉节点p2、进位输出时钟信号端d0、所述进位信号输出端j1和第二电压端v2电连接，用于在所述第一上拉节点p11的电位的控制下，控制所述进位信号输出端j1与所述进位输出时钟信号端d0之间连通，在所述下拉节点p2的电位的控制下，控制所述进位信号输出端j1与所述第二电压端v2之间连通。

在本发明实施例中，所述第三电压端可以用于提供第二低电压vgl，但不以此为限。

下面通过两个具体实施例所述的移位寄存器单元。

如图9所示，本发明所述的移位寄存器单元的第一具体实施例包括下拉节点控制电路10、置位电路40、上拉节点电位维持电路41、下拉电路61、驱动输出电路、第一栅极驱动信号输出端g1、第二栅极驱动信号输出端g2、进位输出电路92和进位信号输出端j1；

所述下拉节点控制电路10包括第一控制子电路、第二控制子电路和储能电路；

所述第一控制子电路包括第一控制晶体管t3，所述第二控制子电路包括第二控制晶体管t4，所述储能电路包括存储电容c1；

所述第一控制晶体管t3的栅极与所述复位端r1电连接，所述第一控制晶体管t3的漏极接入高电压vdd，所述第一控制晶体管t3的源极与所述下拉节点p2电连接；

所述第二控制晶体管t4的栅极与所述输入端i1电连接，所述第二控制晶体管t4的漏极与所述下拉节点p2电连接，所述第二控制晶体管t4的源极接入第一低电压lvgl；

所述存储电容c1的第一端与所述下拉节点p2电连接，所述存储电容的第二端接入第一低电压lvgl；

所述置位电路40包括相互串联的第一置位子电路和第二置位子电路；

所述上拉节点电位维持电路41包括第一电位维持子电路和第二电位维持子电路；

所述第一置位子电路包括第一置位晶体管t1，所述第二置位子电路包括第二置位晶体管t2；

t1的栅极与所述输入端i1电连接，t1的漏极与第一电压端v1电连接，t1的源极与第一上拉节点p11电连接；

t2的栅极与所述输入端i1电连接，t2的漏极与第一上拉节点p11电连接，t2的源极与第二上拉节点p12电连接；

所述第一电位维持子电路包括第一储能电容c2，所述第二电位维持子电路包括第二储能电容c3；

所述第一储能电容c2的第一端与第一上拉节点p11电连接，所述第一储能电容c2的第二端与第一栅极驱动信号输出端g1电连接；

所述第二储能电容c3的第一端与所述第二上拉节点p12电连接，所述第二储能电容c3的第二端与第二栅极驱动信号输出端g2电连接；

所述下拉电路61包括第一下拉晶体管t8和第二下拉晶体管t6；

t8的栅极与下拉节点p2电连接，t8的漏极与第一上拉节点p11电连接，t8的源极接入第一低电压lvgl；

t6的栅极与所述下拉节点p2电连接，t6的漏极与第二上拉节点p12电连接，t6的源极接入第一低电压lvgl；

所述驱动输出电路包括第一驱动输出子电路911和第二驱动输出子电路912；

所述第一驱动输出子电路911包括第一驱动输出晶体管t91和第二驱动输出晶体管t92；

t91的栅极与第一上拉节点p11电连接，t91的漏极与第一输出时钟信号端d1电连接，t91的源极与第一栅极驱动信号输出端g1电连接；

t92的栅极与下拉节点p2电连接，t92的漏极与所述第一栅极驱动信号输出端g1电连接，t92的源极接入第二低电压vgl；

所述第二驱动输出子电路912包括第三驱动输出晶体管t93和第四驱动输出晶体管t94；

t93的栅极与第二上拉节点p12电连接，t93的漏极与第二输出时钟信号端d2电连接，t93的源极与第二栅极驱动信号输出端g2电连接；

t94的栅极与下拉节点p2电连接，t94的漏极与所述第二栅极驱动信号输出端g2电连接，t94的源极接入第二低电压vgl；

所述进位信号输出电路92包括第一进位信号输出晶体管t21和第二进位信号输出晶体管t22；

t21的栅极与第一上拉节点p11电连接，t21的漏极与进位输出时钟信号端d0电连接，t21的源极与进位信号输出端j1电连接；

t22的栅极与下拉节点p2电连接，t22的漏极与进位信号输出端j1电连接，t22的源极接入第一低电压lvgl。

在图9所示的移位寄存器单元的第一具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在图9所示的移位寄存器单元的第一具体实施例中，输入端i1与相邻上一级移位寄存器单元的进位信号输出端电连接。

在图9所示的移位寄存器单元的第一具体实施例中，所述第一电压端为提供高电压vdd的电压端，所述第二电压端为提供第一低电压lvgl的电压端，所述第三电压端为提供第二低电压vgl的电压端。

如图10所示，d1提供的第一输出时钟信号的周期t与d2提供的第二输出时钟信号的周期t相同，第二输出时钟信号比第一输出时钟信号延迟t/8，第一输出时钟信号的占空比与第二输出时钟信号的占空比相同，所述第一输出时钟信号的占空比可以为1/4，但不以此为限。

并在图10中，标号为d3的为第三输出时钟信号端提供的第三输出时钟信号，第三输出时钟信号比第二输出时钟信号延时t/2，第三输出时钟信号的周期与第一输出时钟信号的周期相同，第三输出时钟信号的占空比可以与第一输出时钟信号的周期相同。

如图10所示，d0提供的进位输出时钟信号可以与第一输出时钟信号相同，但不以此为限。

如图11所示，本发明如图9所述的移位寄存器单元的第一具体实施例在工作时，显示周期包括依次设置的输入时间段t1、输出时间段t2、复位时间段t3和输出截止保持时间段t4；

在输入时间段t1，i1提供高电压，r1提供低电压，t1和t2打开，p11的电位和p12的电位被拉升；t3关断；t4打开，以控制p2接入lvgl；

在输出时间段t2，i1和r1都提供低电压，t1、t2、t3和t4都关断；d1提供的第一输出时钟信号的电位和d2提供的第二输出时钟信号的电位依次上升为高电压，在第一输出时钟信号的电位上升为高电压，并经过预定时间t后，第一输出时钟信号的电位下降为低电压；在第二输出时钟信号的电位上升为高电压，并经过预定时间t后，第二输出时钟信号的电位下降为低电压；第一输出时钟信号的电位由低电压上升为高电压时，第一输出时钟信号通过c2自举拉升p11的电位，当第一输出时钟信号的电位由高电压下降为低电压时，c2相应控制下拉p11的电位；第二输出时钟信号的电位由低电压上升为高电压时，第二输出时钟信号通过c3自举拉升p12的电位，当第二输出时钟信号的电位由高电压下降为低电压时，c3相应控制下拉p12的电位；

在输入阶段t1和输出阶段t2，t91、t93和t21都打开，以使得g1与第一输出时钟信号端d1之间连通，使得g2与第二输出时钟信号端d2之间连通，并使得j1与进位输出时钟信号端d0之间连通；

在复位时间段t3，r1提供高电压，i1提供低电压，t1和t2关断，t3打开，p2接入高电压vdd，t8和t6打开，以控制p11和p12都接入lvgl，控制t91、t93和t21都关断，并t92、t94和t22都打开，g1和g2都输出第二低电压vgl，j1输出第一低电压lvgl；

在输出截止保持时间段t4，r1和i1都提供低电压，t1、t2、t3和t4都关断，c1维持p2的电位为高电压，t92、t94和t22都打开，g1和g2都输出第二低电压vgl，j1输出第一低电压lvgl。

由图11可知，g1输出的第一栅极驱动信号的下降时间和g2输出的第二栅极驱动信号的下降时间相差不大。

在图10和图11中，横轴是时间，纵轴是电位。

如图12所示，本发明所述的移位寄存器单元的第二具体实施例包括下拉节点控制电路10、置位电路40、上拉节点电位维持电路41、反馈电路、下拉电路、驱动输出电路、第一栅极驱动信号输出端g1、第二栅极驱动信号输出端g2、进位输出电路92和进位信号输出端j1；

所述下拉节点控制电路10包括第一控制子电路、第二控制子电路和储能电路；

所述第一控制子电路包括第一控制晶体管t3，所述第二控制子电路包括第二控制晶体管t4和第三控制晶体管t5，所述储能电路包括存储电容c1；

所述第一控制晶体管t3的栅极与下拉控制时钟信号端d4电连接，所述第一控制晶体管t3的漏极接入高电压vdd，所述第一控制晶体管t3的源极与所述下拉节点p2电连接；

所述第二控制晶体管t4的栅极与所述输入端i1电连接，所述第二控制晶体管t4的漏极与所述下拉节点p2电连接；

所述第三控制晶体管t5的栅极与所述输入端i1电连接，所述第三控制晶体管t5的漏极与所述第二控制晶体管t4的源极电连接，所述第三控制晶体管t5的源极接入第一低电压lvgl；

所述存储电容c1的第一端与所述下拉节点p2电连接，所述存储电容的第二端接入第一低电压lvgl；

所述置位电路40包括相互串联的第一置位子电路和第二置位子电路；

所述上拉节点电位维持电路41包括第一电位维持子电路和第二电位维持子电路；

所述第一置位子电路包括第一置位晶体管t1，所述第二置位子电路包括第二置位晶体管t2；

t1的栅极与所述输入端i1电连接，t1的漏极与第一电压端v1电连接，t1的源极与第一上拉节点p11电连接；

t2的栅极与所述输入端i1电连接，t2的漏极与第一上拉节点p11电连接，t2的源极与第二上拉节点p12电连接；

所述第一电位维持子电路包括第一储能电容c2，所述第二电位维持子电路包括第二储能电容c3；

所述第一储能电容c2的第一端与第一上拉节点p11电连接，所述第一储能电容c2的第二端与第一栅极驱动信号输出端g1电连接；

所述第二储能电容c3的第一端与所述第二上拉节点p12电连接，所述第二储能电容c3的第二端与第二栅极驱动信号输出端g2电连接；

所述下拉电路包括第一下拉晶体管t8和第二下拉晶体管t6；

t8的栅极与下拉节点p2电连接，t8的漏极与第一上拉节点p11电连接，t8的源极与反馈节点f1电连接；

t6的栅极与所述下拉节点p2电连接，t6的漏极与第二上拉节点p12电连接，t6的源极与反馈节点f1电连接；

所述反馈电路包括第一反馈晶体管t7和第二反馈晶体管t9；

所述第一反馈晶体管t7的栅极与所述第一上拉节点p11电连接，所述第一反馈晶体管t7的漏极接入高电压vdd，所述第一反馈晶体管t7的源极与所述反馈节点f1电连接；

所述第二反馈晶体管t9的栅极与所述下拉节点p2电连接，所述第二反馈晶体管t9的漏极与所述反馈节点f1电连接，所述第二反馈晶体管t9的源极与接入第一低电压lvgl；

所述驱动输出电路包括第一驱动输出子电路911和第二驱动输出子电路912；

所述第一驱动输出子电路911包括第一驱动输出晶体管t91和第二驱动输出晶体管t92；

t91的栅极与第一上拉节点p11电连接，t91的漏极与第一输出时钟信号端d1电连接，t91的源极与第一栅极驱动信号输出端g1电连接；

t92的栅极与下拉节点p2电连接，t92的漏极与所述第一栅极驱动信号输出端g1电连接，t92的源极接入第二低电压vgl；

所述第二驱动输出子电路912包括第三驱动输出晶体管t93和第四驱动输出晶体管t94；

t93的栅极与第二上拉节点p12电连接，t93的漏极与第二输出时钟信号端d2电连接，t93的源极与第二栅极驱动信号输出端g2电连接；

t94的栅极与下拉节点p2电连接，t94的漏极与所述第二栅极驱动信号输出端g2电连接，t94的源极接入第二低电压vgl；

所述进位信号输出电路92包括第一进位信号输出晶体管t21和第二进位信号输出晶体管t22；

t21的栅极与第一上拉节点p11电连接，t21的漏极与进位输出时钟信号端d0电连接，t21的源极与进位信号输出端j1电连接；

t22的栅极与下拉节点p2电连接，t22的漏极与进位信号输出端j1电连接，t22的源极接入第一低电压lvgl。

在图12所示的移位寄存器单元的第二具体实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。

在图12所示的移位寄存器单元的第二具体实施例中，输入端i1与相邻上一级移位寄存器单元的进位信号输出端电连接。

在图12所示的移位寄存器单元的第二具体实施例中，所述第一电压端为提供高电压vdd的电压端，所述第二电压端为提供第一低电压lvgl的电压端，所述第三电压端为提供第二低电压vgl的电压端。

如图10所示，下拉控制时钟信号端d4提供的下拉控制时钟信号的周期t0与d0提供的进位输出时钟信号的周期t0相同，下拉控制时钟信号的占空比与进位输出时钟信号的占空比相同；

下拉控制时钟信号比进位输出时钟信号延迟t0/2。

在本发明实施例中，所述下拉控制时钟信号的占空比可以为1/4，但不以此为限。

如图11所示，本发明如图12所述的移位寄存器单元的第二具体实施例在工作时，显示周期包括依次设置的输入时间段t1、输出时间段t2、复位时间段t3和输出截止保持时间段t4；

在输入时间段t1，i1提供高电压，r1提供低电压，t1和t2打开，p11的电位和p12的电位被拉升；t3关断；t4和t5打开，以控制p2接入lvgl；t7打开，以使得f1接入高电压vdd，t8的源极和t6的源极都接入高电压vdd，即使t8和t6漏电，也不会影响p11的电位和p12的电位；

在输出时间段t2，i1和r1都提供低电压，t1、t2、t3和t4都关断；d1提供的第一输出时钟信号的电位和d2提供的第二输出时钟信号的电位依次上升为高电压，在第一输出时钟信号的电位上升为高电压，并经过预定时间t后，第一输出时钟信号的电位下降为低电压；在第二输出时钟信号的电位上升为高电压，并经过预定时间t后，第二输出时钟信号的电位下降为低电压；第一输出时钟信号的电位由低电压上升为高电压时，第一输出时钟信号通过c2自举拉升p11的电位，当第一输出时钟信号的电位由高电压下降为低电压时，c2相应控制下拉p11的电位；第二输出时钟信号的电位由低电压上升为高电压时，第二输出时钟信号通过c3自举拉升p12的电位，当第二输出时钟信号的电位由高电压下降为低电压时，c3相应控制下拉p12的电位；

在输出时间段t2，t7打开，以使得f1接入高电压vdd，t8的源极和t6的源极都接入高电压vdd，即使t8和t6漏电，也不会影响p11的电位和p12的电位；在输入阶段t1和输出阶段t2，t91、t93和t21都打开，以使得g1与第一输出时钟信号端d1之间连通，使得g2与第二输出时钟信号端d2之间连通，并使得j1与进位输出时钟信号端d0之间连通；

在复位时间段t3，r1提供高电压，i1提供低电压，t1和t2关断，t3打开，p2接入高电压vdd，t8和t6打开，以控制p11和p12都接入lvgl，控制t91、t93和t21都关断，并t92、t94和t22都打开，g1和g2都输出第二低电压vgl，j1输出第一低电压lvgl；t9打开，以使得f1接入第一低电压lvgl；

在输出截止保持时间段t4，r1和i1都提供低电压，t1、t2、t3和t4都关断，c1维持p2的电位为高电压，t92、t94和t22都打开，g1和g2都输出第二低电压vgl，j1输出第一低电压lvgl；t9打开，以使得f1接入第一低电压lvgl；

在输出截止保持时间段，每隔一段时间，下拉控制时钟信号的电位变为高电压，当下拉控制时钟信号的电位为高电压时，t3打开，以为c1充电，以维持p2的电位为高电压。

如图13所示，当如图12所示的移位寄存器单元的第二具体实施例包括的各晶体管的阈值电压负漂至-3v时，p11的电位、p12的电位和p2的电位可以很好的被维持，g1输出的第一栅极驱动信号的下降时间和g2的第二栅极驱动信号的下降时间一致。

在图13中，第一栅极驱动信号的下降时间是从a点到b点持续的时间，第二栅极驱动信号的下降时间是从c点到d点持续的时间。

在图13中，横轴是时间，纵轴是电位。

经过仿真，当图12所示的移位寄存器单元的阈值电压在-3.5v至+8v时，移位寄存器单元输出的两级栅极驱动信号的下降时间可以保持一致。

本发明实施例所述的移位寄存器单元增加了反馈电路，可以应用于氧化物tft背板和ltps(低温多晶硅)背板。

在本发明实施例中，以栅极驱动电路中的移位寄存器单元采用n型晶体管为例举例说明，但是在实际操作时，该移位寄存器单元也可以采用p型晶体管。

在具体实施时，氧化物tft背板中的栅极驱动电路采用的晶体管为n型晶体管，所述n型晶体管的阈值电压会正向漂移或负向漂移，当n型晶体管的阈值电压负向漂移时会产生漏电，本发明实施例可以防止由于n型晶体管漏电而导致的不能很好的维持上拉节点的电位的现象；

ltps背板中的栅极驱动电路采用的晶体管为p型晶体管，所述p型晶体管由于迁移率高而容易产生漏电，本发明实施例与可以防止由于p型晶体管漏电而导致的不能很好的维持上拉节点的电位的现象。

在本发明实施例中，以各晶体管为n型晶体管为例举例说明。

本发明实施例所述的移位寄存器单元的驱动方法，用于驱动本发明实施例所述的移位寄存器单元，所述移位寄存器单元的驱动方法包括：

下拉节点控制电路在输入端提供的输入信号的控制下，控制下拉节点与第二电压端之间连通，所述下拉节点控制电路在复位端提供的复位信号的控制下，控制下拉节点与第一电压端，所述下拉节点控制电路控制维持所述下拉节点的电位。

本发明实施例所述的移位寄存器单元的驱动方法采用下拉节点控制电路以控制下拉节点的电位，解决相关的移位寄存器单元需要采用反相器控制下拉节点的电位，从而导致的电路信赖性低的问题，以使得本发明实施例所述的移位寄存器单元的结构简单，减少采用的晶体管的数目，利于实现高ppi(pixelsperinch，每英寸所拥有的像素数量)，信赖性高。

优选的，所述复位端提供的复位信号为下拉控制时钟信号，以使得在复位时间段和输出截止保持时间段，所述下拉节点控制电路能够更好的控制维持下拉节点的电位。

在优选情况下，所述移位寄存器单元还包括置位电路、上拉节点电位维持电路和n个上拉节点；所述置位电路包括相互串联的n个置位子电路，n为大于或等于2的整数；所述上拉节点电位维持电路包括n个电位维持子电路；所述移位寄存器单元的驱动方法还包括：

第一置位子电路在所述输入信号的控制下，控制第一上拉节点与所述第一电压端之间连通；第一电位维持子电路维持所述第一上拉节点的电位；

第n置位子电路在所述输入信号的控制下，控制所述第n-1上拉节点与所述第n上拉节点之间连通；第n电位维持子电路维持所述第n上拉节点的电位。

在本发明实施例中，所述移位寄存器单元可以包括置位电路，置位电路包括相互串联的n个置位子电路，多级相互串联的置位子电路分别提供各个上拉节点的电位，每个上拉节点分别控制输出相应级栅极驱动信号，以减小所述移位寄存器单元输出的各级栅极驱动信号的下降时间tf的差异。

可选的，所述移位寄存器单元可以包括反馈电路和下拉电路；

所述移位寄存器单元的驱动方法还包括：

所述下拉电路在所述下拉节点的电位的控制下，控制所述第n个上拉节点分别与所述反馈节点连通；

所述反馈电路在所述第一上拉节点的电位的控制下，控制所述反馈节点与第一电压端之间连通，在所述下拉节点的电位的控制下，控制所述反馈节点与所述第二电压端之间连通。

在具体实施时，所述移位寄存器单元还包括驱动输出电路和n个栅极驱动信号输出端；所述驱动输出电路包括n个驱动输出子电路；所述移位寄存器单元的驱动方法还包括：

第一驱动输出子电路在所述第一上拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第一输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第一栅极驱动信号输出端与第三电压端之间连通；

第n驱动输出子电路在所述第n上拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与第n输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述第n栅极驱动信号输出端与所述第三电压端之间连通。

在本发明实施例中，所述移位寄存器单元还可以包括进位信号输出端和进位信号输出电路；所述移位寄存器单元的驱动方法还可以包括：

所述进位信号输出电路在所述第一上拉节点的电位的控制下，控制所述进位信号输出端与进位输出时钟信号端之间连通，在所述下拉节点的电位的控制下，控制所述进位信号输出端与第二电压端之间连通。

本发明实施例所述的栅极驱动电路包括多级上述的移位寄存器单元；

所述移位寄存器单元包括进位信号输出端；

除了第一级移位寄存器单元之外，每一级移位寄存器单元的输入端都与相邻上一级移位寄存器单元的进位信号输出端电连接。

图14中示出了本发明实施例所述的栅极驱动电路包括的四级移位寄存器单元；

如图14所示，标号为s4m-3的为栅极驱动电路包括的第4m-3级移位寄存器单元，标号为s4m-2的为栅极驱动电路包括的第4m-2级移位寄存器单元，标号为s4m-1的为栅极驱动电路包括的第4m-1级移位寄存器单元，标号为s4m的为栅极驱动电路包括的第4m级移位寄存器单元，其中，m为正整数；

s4m-3的进位输出时钟信号端d0接入第一时钟信号k1；s4m-3还可以接入第三时钟信号k3；

s4m-2的进位输出时钟信号端d0接入第二时钟信号k2；s4m-2还可以接入第四时钟信号k4；

s4m-1的进位输出时钟信号端d0接入第一时钟信号k1；s4m-1还可以接入第三时钟信号k3；

s4m的进位输出时钟信号端d0接入第二时钟信号k2；s4m还可以接入第四时钟信号k4；

s4m-3的进位信号输出端j1与s4m-2的输入端i1电连接；

s4m-2的进位信号输出端j1与s4m-1的输入端i1电连接；

s4m-1的进位信号输出端j1与s4m的输入端i1电连接；

s4m-1的进位信号输出端j1与s4m-3的复位端r1电连接；

s4m的进位信号输出端j1与s4m-2的复位端r1电连接。

并且，在图14所示的栅极驱动电路包括的四级移位寄存器单元中，s4m-1的第一输出时钟信号端接入第一输出时钟信号l1，s4m-1的第二输出时钟信号端接入第二输出时钟信号l2；s4m-2的第一输出时钟信号端接入第三输出时钟信号l3，s4m-1的第二输出时钟信号端接入第四输出时钟信号l4；s4m-3的第一输出时钟信号端接入第五输出时钟信号l5，s4m-1的第二输出时钟信号端接入第六输出时钟信号l6；s4m的第一输出时钟信号端接入第七输出时钟信号l7，s4m的第二输出时钟信号端接入第八输出时钟信号l8。

如图15所示，k1的周期、k2的周期、k3的周期、k4的周期、l1的周期、l2的周期、l3的周期、l4的周期、l5的周期、l6的周期、l7的周期和l8的周期都为t；

k1的占空比、k2的占空比、k3的占空比、k4的占空比、l1的占空比、l2的占空比、l3的占空比、l4的占空比、l5的占空比、l6的占空比、l7的占空比和l8的占空比都为1/4；

k2比k1延迟t/4，k3比k2延迟t/4，k4比k3延迟t/4；

l1比k4延迟t/4，l2比l1延迟t/8，l3比l2延迟t/8，l4比l3延迟t/8，l5比l4延迟t/8，l6比l5延迟t/8，l7比l6延迟t/8，l8比l7延迟t/8。

本发明实施例所述的显示装置包括上述的栅极驱动电路。

本发明实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。