GOA电路和显示面板的制作方法

本申请涉及显示技术领域，尤其涉及一种goa电路和显示面板。

背景技术：

现有goa电路中的第n级goa单元如图1所示，包括正反向扫描控制模块101、节点信号控制模块102、输出控制模块103、上拉模块104、第一下拉模块105、第二下拉模块107、第三下拉模块108、第四下拉模块109、稳压模块110、第一电容c1和第二电容c2。各模块均包括一个或多个晶体管，各晶体管连接方式如图，通过goa单元给本级的扫描线提供栅极驱动信号gate-n。

现有的goa单元在接收到时钟信号ckn的下降沿时，无法将输出控制模块103的输出电信号迅速拉低至低电平，从而容易造成输出的本级栅极驱动信号gate-n的tf(falltime，下降时间)过大，在上一行晶体管未关断时，下一行信号就开始写入，造成串扰。此外，在显示面板中，扫描线和数据线的信号是垂直交叠的，两者之间会产生耦合电容，由于一条扫描线上方会对应多条数据线，而各数据线中信号会不断发生高低电位的转换，因此耦合作用较大，使得本应被下拉至低电位的栅极驱动信号被耦合电容拉高，产生噪音。

因此，现有的显示面板存在栅极驱动信号下拉效果不佳的技术问题，需要改进。

技术实现要素：

本申请提供一种goa电路和显示面板，以缓解现有显示面板中栅极驱动信号下拉效果不佳的技术问题。

为解决上述问题，本申请提供的技术方案如下：

本申请提供一种goa电路，包括m个级联的goa单元，其中第n级goa单元包括：

扫描控制模块，用于根据第n-1级时钟信号和第n+1级时钟信号，拉高第一节点的电位，控制所述goa电路进行扫描；

输出控制模块，通过所述第一节点与所述扫描控制模块连接，用于在所述第一节点为高电位时，根据高电位的本级时钟信号，控制输出高电位的本级栅极驱动信号，根据低电位的本级时钟信号，控制输出低电位的本级栅极驱动信号；

节点控制模块，用于根据复位信号和第n+2级时钟信号，拉高第二节点的电位；

第一下拉模块，通过所述第二节点与所述节点控制模块连接，用于在所述第二节点为高电位时，根据低电位信号下拉本级栅极驱动信号的电位；

第二下拉模块，通过所述第二节点与所述节点控制模块连接，用于在所述第二节点为高电位时，根据所述低电位信号下拉所述第一节点的电位；

第三下拉模块，通过所述第一节点与所述扫描控制模块连接，用于在所述第一节点为高电位时，根据所述低电位信号下拉所述第二节点的电位；

第四下拉模块，用于根据全局信号，控制goa电路下拉本级栅极驱动信号的电位。

在本申请的goa电路中，所述扫描控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接第n-1级goa单元的栅极驱动信号，所述第二晶体管的栅极连接第n+1级goa单元的栅极驱动信号，所述第一晶体管的第一电极和所述第二晶体管的第一电极连接高电位信号，所述第一晶体管的第二电极和所述第二晶体管的第二电极连接所述第一节点，。

在本申请的goa电路中，所述输出控制模块包括第三晶体管，所述第三晶体管的第一电极连接所述本级时钟信号，所述第三晶体管的第二电极连接所述本级栅极驱动信号。

在本申请的goa电路中，所述节点控制模块包括第四晶体管和第五晶体管，所述第四晶体管的栅极和第一电极连接所述复位信号，所述第五晶体管的栅极和第一电极连接所述第n+2级时钟信号，所述第四晶体管的第二电极和所述第五晶体管的第二电极连接所述第二节点。

在本申请的goa电路中，所述第一下拉模块包括第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的第一电极连接所述低电位信号，所述第六晶体管的第二电极连接所述本级栅极驱动信号。

在本申请的goa电路中，所述第二下拉模块包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的第一电极连接所述低电位信号，所述第七晶体管的第二电极连接所述第一节点。

在本申请的goa电路中，所述第三下拉模块包括第八晶体管，所述第八晶体管的栅极连接所述第一节点，所述第八晶体管的第一电极连接所述低电位信号，所述第八晶体管的第二电极连接所述第二节点。

在本申请的goa电路中，所述第四下拉模块包括第九晶体管，所述第九晶体管的栅极连接全局信号，所述第九晶体管的第一电极连接所述低电位信号，所述第九晶体管的第二电极连接所述本级栅极驱动信号。

在本申请的goa电路中，所述第n级goa单元还包括稳压模块，所述稳压模块包括第十晶体管，所述第十晶体管的栅极连接所述高电位信号，所述第十晶体管的第一电极连接所述第一节点，所述第十晶体管的第二电极通过第三节点与所述第三晶体管的栅极连接。

本申请还提供一种显示面板，包括上述任一项所述的goa电路。

本申请的有益效果：本申请提供一种goa电路和显示面板，goa电路包括m个级联的goa单元，其中第n级goa单元包括扫描控制模块、输出控制模块、节点控制模块、第一下拉模块、第二下拉模块、第三下拉模块和第四下拉模块；扫描控制模块用于根据第n-1级时钟信号和第n+1级时钟信号，拉高第一节点的电位，控制所述goa电路进行扫描；输出控制模块通过所述第一节点与所述扫描控制模块连接，用于在所述第一节点为高电位时，根据高电位的本级时钟信号，控制输出高电位的本级栅极驱动信号，根据低电位的本级时钟信号，控制输出低电位的本级栅极驱动信号；节点控制模块用于根据复位信号和第n+2级时钟信号，拉高第二节点的电位；第一下拉模块通过所述第二节点与所述节点控制模块连接，用于在所述第二节点为高电位时，根据低电位信号下拉本级栅极驱动信号的电位；第二下拉模块通过所述第二节点与所述节点控制模块连接，用于在所述第二节点为高电位时，根据所述低电位信号下拉所述第一节点的电位；第三下拉模块通过所述第一节点与所述扫描控制模块连接，用于在所述第一节点为高电位时，根据所述低电位信号下拉所述第二节点的电位；第四下拉模块用于根据全局信号，控制goa电路下拉本级栅极驱动信号的电位。本申请中在第一节点处未设置电容，因此在第一节点和本级时钟信号均为低电位时，可以迅速将本级栅极驱动信号的电位拉低，降低了本级栅极驱动信号的下降时间，防止串扰，在本级栅极驱动信号由高电位变为低电位后，节点控制模块拉高第二节点的电位，因此第一下拉模块和第二下拉模块同时作用，通过低电位信号持续对第一节点和本级栅极驱动信号拉低，降低其他信号对本级栅极驱动信号的拉高，防止产生噪音，因此，本申请的goa电路提高了对本级栅极驱动信号的下拉效果。

附图说明

下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。

图1为现有技术中的goa电路的结构示意图。

图2为本申请实施例提供的goa电路的结构示意图。

图3为本申请实施例提供的goa电路中各信号的时序图。

图4为本申请实施例提供的goa电路中各信号的模拟仿真图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。

在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

本申请提供一种goa电路和显示面板，以缓解现有显示面板中栅极驱动信号下拉效果不佳的技术问题。

如图2所示，本申请提供一种goa电路，包括m个级联的goa单元，其中第n级goa单元包括扫描控制模块201、输出控制模块202、节点控制模块203、第一下拉模块204、第二下拉模块205、第三下拉模块206和第四下拉模块207。

扫描控制模块201用于根据第n-1级时钟信号和第n+1级时钟信号，拉高第一节点的电位，控制goa电路进行扫描。

输出控制模块202通过第一节点qb与扫描控制模块201连接，用于在第一节点qb为高电位时，根据高电位的本级时钟信号ckn，控制输出高电位的本级栅极驱动信号gate-n，根据低电位的本级时钟信号ckn，控制输出低电位的本级栅极驱动信号gate-n。

节点控制模块203用于根据复位信号reset和第n+2级时钟信号ckn+2，拉高第二节点p的电位。

第一下拉模块204通过第二节点p与节点控制模块203连接，用于在第二节点p为高电位时，根据低电位信号vgl下拉本级栅极驱动信号gate-n的电位。

第二下拉模块205通过第二节点p与节点控制模块203连接，用于在第二节点p为高电位时，根据低电位信号vgl下拉第一节点qb的电位。

第三下拉模块206通过第一节点qb与扫描控制模块201连接，用于在第一节点qb为高电位时，根据低电位信号vgl下拉第二节点p的电位。

第四下拉模块207用于根据全局信号gas，控制goa电路下拉本级栅极驱动信号gate-n的电位。

下面对goa电路中各模块结构进行具体说明。

扫描控制模块201包括第一晶体管t1和第二晶体管t2，第一晶体管t1的栅极连接第n-1级goa单元的栅极驱动信号gate-n-1，第二晶体管t2的栅极连接第n+1级goa单元的栅极驱动信号gate-n+1，第一晶体管t1的第一电极和第二晶体管t2的第一电极连接高电位信号vgh，第一晶体管t1的第二电极和第二晶体管t2的第二电极连接第一节点qb。

输出控制模块202包括第三晶体管t3，第三晶体管t3的第一电极连接本级时钟信号ckn，第三晶体管t3的第二电极连接本级栅极驱动信号gate-n。

节点控制模块203包括第四晶体管t4和第五晶体管t5，第四晶体管t4的栅极和第一电极连接复位信号reset，第五晶体管t5的栅极和第一电极连接第n+2级时钟信号ckn+2，第四晶体管t4的第二电极和第五晶体管t5的第二电极连接第二节点p。

第一下拉模块204包括第六晶体管t6，第六晶体管t6的栅极连接第二节点p，第六晶体管t6的第一电极连接低电位信号vgl，第六晶体管t6的第二电极连接本级栅极驱动信号gate-n。

第二下拉模块205包括第七晶体管t7，第七晶体管t7的栅极连接第二节点p，第七晶体管t7的第一电极连接低电位信号vgl，第七晶体管t7的第二电极连接第一节点qb。

第三下拉模块206包括第八晶体管t8，第八晶体管t8的栅极连接第一节点qb，第八晶体管t8的第一电极连接低电位信号vgl，第八晶体管t8的第二电极连接第二节点p。

第四下拉模块207包括第九晶体管t9，第九晶体管t9的栅极连接全局信号gas，第九晶体管t9的第一电极连接低电位信号vgl，第九晶体管t9的第二电极连接本级栅极驱动信号gate-n。

第n级goa单元还包括稳压模块208，稳压模块208包括第十晶体管t10，第十晶体管t10的栅极连接高电位信号vgh，第十晶体管t10的第一电极连接第一节点qb，第十晶体管t10的第二电极通过第三节点qa与第三晶体管t3的栅极连接。

第n级goa单元还包括电容c，电容c的第一极板与第二节点p连接，第二极板与低电位信号vgl连接。

下面结合图3对本申请的goa电路的运行过程进行说明。

goa电路的运行需要经过复位阶段和工作阶段，图3中复位阶段为t0，工作阶段包括第一工作阶段t1、第二工作阶段t2、第三工作阶段t3和第四工作阶段t4。

在t0阶段，节点控制模块203中复位信号reset为高电位，第四晶体管t4打开，将第二节点p的电位拉高，因此第一下拉模块204中的第六晶体管t6和第二下拉模块205中的第七晶体管t7均打开，将第一节点qb和第三节点qa的电位拉低，本级栅极驱动信号gate-n的初始电位为低电位。

t0过后一段时间后，进入工作阶段。

在第一工作阶段t1，第n-1级goa单元的栅极驱动信号gate-n-1为高电位，将扫描控制模块201中的第一晶体管t1打开，高电位信号vgh输入，将第一节点qb和第三节点qa的电位拉高，此时，输出控制模块202中的第三晶体管t3打开，第三下拉模块206中的第八晶体管t8打开，将低电位信号vgl输入给第二节点p，使得第二节点p的电位为低电位，第一下拉模块204中的第六晶体管t6和第二下拉模块205中的第七晶体管t7关闭。

在第二工作阶段t2，第n-1级goa单元的栅极驱动信号gate-n-1变成低电位，扫描控制模块201中的第一晶体管t1关闭，由于扫描控制模块201和输出控制模块202之间未设置电容，因此没有泄电路径，第一节点qb和第三节点qa仍然保持高电位，此时本级时钟信号ckn为高电位，本级栅极驱动信号gate_n为高电位。

在第三工作阶段t3，由于第n+2级时钟信号ckn+2还没到来，所以第一节点qb和第三节点qa仍保持高电平，此时本级时钟信号ckn变成低电平，第三晶体管t3持续打开，本级时钟信号ckn瞬间将本级栅极驱动信号gate_n拉至低电位。

在第四工作阶段t4，第n+1级goa单元的栅极驱动信号gate-n+1为低电平，扫描控制模块201中的第二晶体管t2关闭，第n+2级时钟信号ckn+2打开，这样第二节点p的电位被拉高，第七晶体管t7被打开，将第一节点qb和第三节点qa的电位拉低，同时电容c被充上电，第六晶体管t6和第七晶体管t7将持续打开，低电位信号vgl将持续对第一节点qb、第三节点qa和本级栅极驱动信号拉低，降低其他信号对本级栅极驱动信号gate_n的拉动，起到降噪的作用。

通过上述过程，本申请中在第一节点qb处未设置电容，因此在第一节点qb和本级时钟信号ckn均为低电位时，可以迅速将本级栅极驱动信号gate_n的电位拉低，降低了本级栅极驱动信号gate_n的下降时间，防止串扰，在本级栅极驱动信号gate_n由高电位变为低电位后，节点控制模块203拉高第二节点p的电位，因此第一下拉模块204和第二下拉模块205同时作用，通过低电位信号vgl持续对第一节点qb和本级栅极驱动信号gate_n拉低，降低其他信号对本级栅极驱动信号gate_n的拉高，防止产生噪音，减小误输出的风险。因此，本申请的goa电路提高了对本级栅极驱动信号gate_n的下拉效果。

此外，相对于现有技术，本申请的goa电路通过对结构和级联信号的优化，仅需要设置10个晶体管和一个电容，因此在膜层版图上可以节省空间。同时，由于本级栅极驱动信号的下降时间缩短，可提高多通道复用器件mux的打开时间，提高了级联输出的稳定性。

图4示出了图3中各信号的模拟仿真结果，其中横坐标为时间，单位为微秒，纵坐标为电源，单位为伏，由图4和图3对比可知，仿真结果与预期效果基本一致，本申请的goa电路确实可以起到提高下拉效果的作用。

在一种实施例中，在无需正反扫描的情况下，扫描控制模块201中可仅设置一个晶体管，可以仅设置第一晶体管t1，进行正向扫描，也可以仅设置第二晶体管t2，进行反向扫描。

在本申请中，各晶体管以n型晶体管为例进行说明，但不以此为限，当各晶体管为p型时，对各信号的时序图进行相应的高低转换，同样能达到较好的下拉效果。

本申请还提供一种显示面板，包括上述任一实施例所述的goa电路。显示面板中包括阵列排布的多个子像素，goa电路中包括m个级联的goa单元，其中每个goa单元用于控制显示面板中的一行子像素进行显示。此外，显示面板中还设置有防静电电路，防静电电路在显示面板的边缘区域围绕一周设置。

在本申请的显示面板中，goa电路包括m个级联的goa单元，其中第n级goa单元包括：

扫描控制模块，用于根据第n-1级时钟信号和第n+1级时钟信号，拉高第一节点的电位，控制所述goa电路进行扫描；

输出控制模块，通过所述第一节点与所述扫描控制模块连接，用于在所述第一节点为高电位时，根据高电位的本级时钟信号，控制输出高电位的本级栅极驱动信号，根据低电位的本级时钟信号，控制输出低电位的本级栅极驱动信号；

节点控制模块，用于根据复位信号和第n+2级时钟信号，拉高第二节点的电位；

第一下拉模块，通过所述第二节点与所述节点控制模块连接，用于在所述第二节点为高电位时，根据低电位信号下拉本级栅极驱动信号的电位；

第二下拉模块，通过所述第二节点与所述节点控制模块连接，用于在所述第二节点为高电位时，根据所述低电位信号下拉所述第一节点的电位；

第三下拉模块，通过所述第一节点与所述扫描控制模块连接，用于在所述第一节点为高电位时，根据所述低电位信号下拉所述第二节点的电位；

第四下拉模块，用于根据全局信号，控制goa电路下拉本级栅极驱动信号的电位。

在一种实施例中，所述扫描控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接第n-1级goa单元的栅极驱动信号，所述第二晶体管的栅极连接第n+1级goa单元的栅极驱动信号，所述第一晶体管的第一电极和所述第二晶体管的第一电极连接高电位信号，所述第一晶体管的第二电极和所述第二晶体管的第二电极连接所述第一节点。

在一种实施例中，所述输出控制模块包括第三晶体管，所述第三晶体管的第一电极连接所述本级时钟信号，所述第三晶体管的第二电极连接所述本级栅极驱动信号。

在一种实施例中，所述节点控制模块包括第四晶体管和第五晶体管，所述第四晶体管的栅极和第一电极连接所述复位信号，所述第五晶体管的栅极和第一电极连接所述第n+2级时钟信号，所述第四晶体管的第二电极和所述第五晶体管的第二电极连接所述第二节点。

在一种实施例中，所述第一下拉模块包括第六晶体管，所述第六晶体管的栅极连接所述第二节点，所述第六晶体管的第一电极连接所述低电位信号，所述第六晶体管的第二电极连接所述本级栅极驱动信号。

在一种实施例中，所述第二下拉模块包括第七晶体管，所述第七晶体管的栅极连接所述第二节点，所述第七晶体管的第一电极连接所述低电位信号，所述第七晶体管的第二电极连接所述第一节点。

在一种实施例中，所述第三下拉模块包括第八晶体管，所述第八晶体管的栅极连接所述第一节点，所述第八晶体管的第一电极连接所述低电位信号，所述第八晶体管的第二电极连接所述第二节点。

在一种实施例中，所述第四下拉模块包括第九晶体管，所述第九晶体管的栅极连接全局信号，所述第九晶体管的第一电极连接所述低电位信号，所述第九晶体管的第二电极连接所述本级栅极驱动信号。

在一种实施例中，所述第n级goa单元还包括稳压模块，所述稳压模块包括第十晶体管，所述第十晶体管的栅极连接所述高电位信号，所述第十晶体管的第一电极连接所述第一节点，所述第十晶体管的第二电极通过第三节点与所述第三晶体管的栅极连接。

通过上述实施例可知，本申请的显示面板中，goa电路在第一节点处未设置电容，因此在第一节点和本级时钟信号均为低电位时，可以迅速将本级栅极驱动信号的电位拉低，降低了本级栅极驱动信号的下降时间，防止串扰，在本级栅极驱动信号由高电位变为低电位后，节点控制模块拉高第二节点的电位，因此第一下拉模块和第二下拉模块同时作用，通过低电位信号持续对第一节点和本级栅极驱动信号拉低，降低其他信号对本级栅极驱动信号的拉高，防止产生噪音，因此，本申请的显示面板提高了对本级栅极驱动信号的下拉效果。

根据上述实施例可知：

本申请提供一种goa电路和显示面板，goa电路包括m个级联的goa单元，其中第n级goa单元包括扫描控制模块、输出控制模块、节点控制模块、第一下拉模块、第二下拉模块、第三下拉模块和第四下拉模块；扫描控制模块用于根据第n-1级时钟信号和第n+1级时钟信号，拉高第一节点的电位，控制goa电路进行扫描；输出控制模块通过第一节点与扫描控制模块连接，用于在第一节点为高电位时，根据高电位的本级时钟信号，控制输出高电位的本级栅极驱动信号，根据低电位的本级时钟信号，控制输出低电位的本级栅极驱动信号；节点控制模块用于根据复位信号和第n+2级时钟信号，拉高第二节点的电位；第一下拉模块通过第二节点与节点控制模块连接，用于在第二节点为高电位时，根据低电位信号下拉本级栅极驱动信号的电位；第二下拉模块通过第二节点与节点控制模块连接，用于在第二节点为高电位时，根据低电位信号下拉第一节点的电位；第三下拉模块通过第一节点与扫描控制模块连接，用于在第一节点为高电位时，根据低电位信号下拉第二节点的电位；第四下拉模块用于根据全局信号，控制goa电路下拉本级栅极驱动信号的电位。本申请中在第一节点处未设置电容，因此在第一节点和本级时钟信号均为低电位时，可以迅速将本级栅极驱动信号的电位拉低，降低了本级栅极驱动信号的下降时间，防止串扰，在本级栅极驱动信号由高电位变为低电位后，节点控制模块拉高第二节点的电位，因此第一下拉模块和第二下拉模块同时作用，通过低电位信号持续对第一节点和本级栅极驱动信号拉低，降低其他信号对本级栅极驱动信号的拉高，防止产生噪音，因此，本申请的goa电路提高了对本级栅极驱动信号的下拉效果。

综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。