显示面板、显示装置的制作方法

1.本发明涉及显示技术领域，尤其涉及一种显示面板、显示装置。


背景技术：

2.在相关技术中，四曲面屏显示面板的边角位置包括有拉伸区、正常显示区以及位于拉伸区和正常显示区之间设置有过渡区。过渡区中集成有栅极驱动电路。栅极驱动电路通常包括有级联的移位寄存器单元和用于向移位寄存器单元提供驱动信号的信号线组，相关技术中，移位寄存器单元和信号线组通常设置于同一行的两相邻像素单元之间。然而，由于移位寄存器单元和信号线组的面积较大，从而使得像素驱动电路需要偏移像素开口位置设置。因此，像素驱动电路需要通过延长阳极走线的方式与像素开口位置的阳极连接，延长的阳极走线具有一定的电阻，从而会导致发生偏移的像素驱动电路与未发生偏移的像素驱动电路向阳极提供不同的驱动电压，最终导致显示面板显示不均匀。
3.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。


技术实现要素：

4.本发明的目的在于提供一种显示面板、显示装置，该显示面板可以解决相关技术中由于像素驱动电路发生偏移从而导致的显示不均匀的现象。
5.本发明的其他特性和优点将通过下面的详细描述变得显然，或区分地通过本发明的实践而习得。
6.根据本发明的一个方面，提供一种显示面板，所述显示面板包括显示区、位于显示区周边的边框区、位于所述显示面板边角位置的拉伸区，位于显示区的正常显示区，以及位于所述拉伸区和所述正常显示区之间过渡区，所述显示面板还包括：衬底基板、多个像素单元、第一栅极驱动电路以及第二栅极驱动电路。多个像素单元位于所述衬底基板的一侧，且集成于所述过渡区，多个所述像素单元在所述过渡区行列分布；第一栅极驱动电路位于所述衬底基板面向所述像素单元的一侧，且集成于所述过渡区，所述第一栅极驱动电路包括第一移位寄存器单元和第一信号线组，所述第一信号线组包括用于向所述第一移位寄存器单元提供驱动信号的第一信号线段组；其中，所述衬底基板包括多个集成部，所述集成部位于同一行两相邻像素单元在所述衬底基板的正投影之间，所述第一移位寄存器单元在所述衬底基板的正投影和所述第一信号线段组在所述衬底基板的正投影分别位于同一行的不同所述集成部；第二栅极驱动电路位于所述衬底基板面向所述像素单元的一侧，且集成于所述边框区，所述第二栅极驱动电路包括多个级联的第二移位寄存单元；所述第一移位寄存器单元中的晶体管个数小于所述第二移位寄存器单元中晶体管的个数。
7.本公开一种示例性实施例中，所述第一移位寄存器单元在所述衬底基板的正投影和所述第一信号线段组在所述衬底基板的正投影分别位于同一行的相邻两所述集成部。
8.本公开一种示例性实施例中，多个所述像素单元形成多个行列分布的像素岛，所
述第一栅极驱动电路在所述衬底基板的正投影位于相邻所述像素岛在所述衬底基板所在平面的正投影之间。
9.本公开一种示例性实施例中，每个所述像素岛包括沿列方向分布的两个像素单元，且每个所述像素岛包括：位于第一像素开口行且相邻设置的b像素开口和r像素开口、位于第二像素开口行且沿列方向分布的两个g像素开口、位于第三像素开口行且相邻设置的b像素开口和r像素开口；其中，第二像素开口行位于所述第一像素开口行和第三像素开口行之间，且相同颜色像素开口位于同一像素开口列，不同颜色像素开口位于不同像素开口列。
10.本公开一种示例性实施例中，所述第一栅极驱动电路包括多个级联的第一移位寄存器单元，所述第一信号线组包括与所述第一栅极驱动电路一一对应设置的第一信号线段组，第一信号线段组分别用于向与其对应的所述第一移位寄存器单元提供驱动信号。
11.本公开一种示例性实施例中，所述过渡区包括沿曲线延伸的弯沿区，位于所述弯沿区的至少部分所述第一移位寄存器单元在所述衬底基板的正投影位于不同列，相应的，位于所述弯沿区的至少部分所述第一信号线段组在所述衬底基板的正投影位于不同列。
12.本公开一种示例性实施例中，位于不同列的所述第一信号线段组通过沿行方向延伸的连接线段组连接，所述连接线段组在所述衬底基板的正投影位于相邻所述像素岛在所述衬底基板所在平面的正投影之间。
13.本公开一种示例性实施例中，所述第一信号线组包括：时钟信号线、电源信号线中的一种或多种。
14.本公开一种示例性实施例中，所述显示面板还包括第二信号线组，第二信号线组用于向多个所述第二移位寄存器单元提供驱动信号；其中，所述第二移位寄存器单元和所述第一移位寄存器单元级联，所述第一信号线组和所述第二信号线组中的同种信号线相连接。
15.本公开一种示例性实施例中，所述第一移位寄存器单元包括：第一输入电路、第二输入电路、控制电路、第一输出电路、第二输出电路，第一输入电路连接第一时钟信号端、第一电源端、第一节点，用于响应所述第一时钟信号端的信号将所述第一电源端的信号传输到所述第一节点；第二输入电路连接所述第一时钟信号端、信号输入端、第二节点，用于响应所述第一时钟信号端的信号将所述信号输入端的信号传输到所述第二节点；控制电路连接所述第一节点、第二节点、第一时钟信号端，用于响应所述第二节点的信号将所述第一时钟信号端的信号传输到所述第一节点；第一输出电路连接所述第一节点、第二电源端、输出端，用于响应所述第一节点的信号将所述第二电源端的信号传输到所述输出端；第二输出电路连接所述第二节点、第二时钟信号端、输出端，用于响应所述第二节点的信号将所述第二时钟信号端的信号传输到所述输出端。
16.本公开一种示例性实施例中，所述第一输入电路包括第一晶体管，第一晶体管的第一端连接所述第一电源端，第二端连接所述第一节点，控制端连接所述第一时钟信号端；第二输入电路包括第二晶体管，第二晶体管的第一端连接所述信号输入端，第二端连接所述第二节点，控制端连接所述第一时钟信号端；所述控制电路包括第三晶体管，第三晶体管的第一端连接所述第一节点，第二端连接所述第一时钟信号端，控制端连接所述第二节点；所述第一输出电路包括第四晶体管和第一电容，第四晶体管的第一端连接所述第二电源端，第二端连接所述输出端，控制端连接所述第一节点；第一电容连接于所述第二电源端和
所述第一节点之间；第二输出电路包括第五晶体管和第二电容，第五晶体管的第一端连接所述第二时钟信号端，第二端连接所述输出端，控制端连接所述第二节点；第二电容连接于所述第二节点和所述输出端之间。
17.本公开一种示例性实施例中，所述第二移位寄存器单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第一电容、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第二电容，第一晶体管的第一端连接信号输入端，第二端连接第一节点，控制端连接第一时钟信号端；第二晶体管的第一端连接所述第一时钟信号端，第二端连接第二节点，控制端连接所述第一节点；第三晶体管的第一端连接第一电源端，第二端连接所述第二节点，控制端连接所述第一时钟信号端；第四晶体管的第一端连接第二电源端，第二端连接输出端，控制端连接所述第二节点；第一电容连接于所述第二节点和所述第二电源端之间；第五晶体管的第一端连接所述第二电源端，第二端连接第三节点，控制端连接所述第二节点；第六晶体管的第一端连接所述第三节点，第二端连接所述第一节点，控制端连接第二时钟信号端；第七晶体管的第一端连接所述第一节点，第二端连接第四节点，控制端连接所述第一电源端；第八晶体管的第一端连接所述输出端，第二端连接第二时钟信号端，控制端连接所述第四节点；第二电容连接于所述第四节点和所述输出端之间。
18.本公开一种示例性实施例中，所述第一信号线段组通过沿行方向延伸的第一连接线组与所述第一移位寄存器单元连接；所述第一信号线段组包括：第一时钟信号线段、第二时钟信号线段、第一电源线段、第二电源线段；所述第一连接线组包括：第一时钟连接线、第二时钟连接线、第一电源连接线、第二电源连接线；其中，所述第一时钟信号线通过所述第一时钟连接线与所述第一晶体管、第二晶体管的栅极连接，所述第二时钟信号线段通过所述第二时钟连接线与所述第五晶体管的一源/漏极连接，所述第一电源线段通过所述第一电源连接线与所述第三晶体管的一源/漏极连接，所述第二电源线段通过所述第二电源连接线与所述第一电容的一电极连接。
19.本公开一种示例性实施例中，所述显示面板包括依次层叠设置于所述衬底基板一侧的有源层、第一导电层、第二导电层、第三导电层；部分所述有源层用于形成所述第一移位寄存器单元中晶体管的沟道区，部分所述第一导电层用于形成所述第一移位寄存器单元中晶体管的栅极以及所述第一电容、第二电容的第一电极，部分所述第二导电层用于形成所述第一电容、第二电容的第二电极，部分所述第三导电层用于形成所述第一移位寄存器单元中晶体管的源/漏极；所述第一电源信号线段位于所述第一移位寄存器单元的一侧，所述第一时钟信号线段、第二时钟信号线段、第二电源线段位于所述第一电源信号线段远离所述第一移位寄存器单元的一侧；所述第一电源连接线由部分所述第三导电层形成，所述第一时钟连接线、第二时钟连接线由部分所述第一导电层形成；所述第二电源连接线包括第一连接部、第二连接部，所述第一连接部通过过孔与第二电源线段连接，第二连接部通过过孔与所述第一电容的第二电极连接，且第一连接部和第二连接部通过位于所述第二电源线段和第一电容之间的过孔连接，其中，所述第一连接部由部分所述第一导电层形成，所述第二导电部由部分所述第三导电层形成。
20.本公开一种示例性实施例中，所述显示面板包括位于第一移位寄存器单元和所述第一信号线段组之间的像素单元；
21.所述第一时钟连接线在所述衬底基板的正投影和所述第二时钟连接线在所述衬
底基板的正投影分别位于该像素单元的相对两侧。
22.本公开一种示例性实施例中，所述第一晶体管、第二晶体管、第三晶体管位于所述第四晶体管、第五晶体管远离一像素单元的一侧，所述输出端通过栅线和该像素单元中与其邻近的像素驱动电路连接。
23.本公开一种示例性实施例中，所述第二电容位于所述第四晶体管、第五晶体管远离所述第一晶体管、第二晶体管、第三晶体管的一侧。
24.本公开一种示例性实施例中，所述像素单元包括开关晶体管，所述第五晶体管的第二端通过栅线和与其邻近的像素单元中开关晶体管的栅极连接；其中，所述开关晶体管的栅极、所述栅线由部分所述第一导电层形成。
25.本公开一种示例性实施例中，所述显示面板还包括位于所述显示面板的边角位置的拉伸区，以及位于显示区的正常显示区，所述过渡区位于所述拉伸区和所述正常显示区之间。
26.本公开一种示例性实施例中，所述过渡区中的像素密度小于所述正常显示区中的像素密度。
27.本公开一种示例性实施例中，所述拉伸区包括位于显示区的第一拉伸区，所述第一拉伸区中的像素密度小于所述正常显示区中的像素密度。
28.本公开一种示例性实施例中，所述显示面板包括阵列基板和封装于所述阵列基板一侧的封装层，所述拉伸区设置有贯穿所述阵列基板和所述封装层的镂空开口。
29.根据本发明的一个方面，提供一种显示装置，该显示装置包括上述的显示面板。
30.本公开提供一种显示面板、显示装置，该显示面板包括位于显示区的过渡区，所述显示面板还包括：衬底基板、多个像素单元、第一栅极驱动电路。多个像素单元位于所述衬底基板的一侧，且集成于所述过渡区，多个所述像素单元在所述过渡区行列分布；第一栅极驱动电路位于所述衬底基板面向所述像素单元的一侧，且集成于所述过渡区，所述第一栅极驱动电路包括第一移位寄存器单元和第一信号线组，所述第一信号线组包括用于向所述第一移位寄存器单元提供驱动信号的第一信号线段组；其中，所述衬底基板包括多个集成部，所述集成部位于同一行两相邻像素单元在所述衬底基板的正投影之间，所述第一移位寄存器单元在所述衬底基板的正投影和所述第一信号线段组在所述衬底基板的正投影分别位于同一行的不同所述集成部。该显示面板通过将所述第一移位寄存器单元在所述衬底基板的正投影和所述第一信号线段组在所述衬底基板的正投影分别设置于同一行的不同所述集成部，从而避免了由于过度区中像素驱动电路的偏移导致的显示不均匀。
31.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。
附图说明
32.此处的附图被并入说明书中并构成本说明书的一区分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
33.图1为相关技术中一种四曲面屏显示面板的结构示意图；
34.图2为相关技术中四曲面屏显示面板过渡区的结构图；
35.图3为本公开显示面板一种示例性实施例的结构示意图；
36.图4为本公开显示面板一种示例性实施例中过渡区的结构示意图；
37.图5为图4中虚线a-a的剖视图；
38.图6为图3中虚线框10的局部放大图；
39.图7为本公开显示面板一种示例性实施例中过渡区的结构示意图；
40.图8为本公开显示面板一种示例性实施例中第一移位寄存器单元的结构示意图；
41.图9为本公开显示面板一种示例性实施例中第二移位寄存器单元的结构示意图；
42.图10a为图8所示的第一移位寄存器单元在一种驱动方法中各节点的时序图；
43.如图10b所示，为图9所示的第二移位寄存器单元在一种驱动方法中各节点的时序图；
44.图11为图4、6中第一移位寄存器单元的局部放大图；
45.图12为图11中有源层的结构示意图；
46.图13为图11中第一导电层的结构示意图；
47.图14为图11中第二导电层的结构示意图；
48.图15为图11中第三导电层的结构示意图；
49.图16为本公开显示面板中第二栅极驱动电路的设计版图；
50.图17为图16中有源层的结构示意图；
51.图18为图16中第一导电层的结构示意图；
52.图19为图16中第二导电层的结构示意图；
53.图20为图16中第三导电层的结构示意图。
具体实施方式
54.现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。
55.虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。
56.用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成区分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成区分/等之外还可存在另外的要素/组成区分/等。
57.如图1所示，为相关技术中一种四曲面屏显示面板的结构示意图。该四曲面屏显示面板包括显示区1和位于显示区1周边的边框区2，该显示面板还包括位于显示面板边角位置的拉伸区4，该拉伸区4包括位于显示区1的第一拉伸区41位于边框区2的第二拉伸区42，
该显示面板还包括位于显示区1的正常显示区11以及位于正常显示区11、第一拉伸区41之间的过渡区3。相关技术中，过渡区3上的像素密度小于正常显示区11的像素密度，过渡区3上可以集成有栅极驱动电路，该栅极驱动电路可以用于向像素驱动电路提供栅极驱动信号或使能信号。
58.如图2所示，为相关技术中四曲面屏显示面板过渡区的结构图。过渡区3可以集成有行列分布的多个像素单元以及栅极驱动电路。如果2所示，该栅极驱动电路可以包括移位寄存器单元61和信号线组62，其中，移位寄存器单元61可以包括有多个晶体管和多个电容结构。如图2所示，移位寄存器单元61和信号线组62可以设置于同一行相邻的两像素单元之间。如图2所示，由于移位寄存器单元61和信号线组62的占用面积较大，因此，移位寄存器单元61和信号线组62一侧的像素驱动电路5需要偏移像素开口71设置。相应的，像素驱动电路5需要通过延长阳极走线的方式与像素开口71位置的阳极连接。然而，其他像素单元中的像素驱动电路不需要偏移像素开口设置，其像素驱动电路位于像素开口的正下方。同时由于延长的阳极走线本身具有一定的电阻，发生偏移的像素驱动电路向阳极输出的驱动信号具有一定压降，从而会导致发生偏移的像素驱动电路与未发生偏移的像素驱动电路向阳极输出不同的驱动电压，最终导致显示面板显示不均匀。
59.基于此，本示例性实施例提供一种显示面板，如图3、4、5所示，图3为本公开显示面板一种示例性实施例的结构示意图，图4为本公开显示面板一种示例性实施例中过渡区的结构示意图，图5为图4中虚线a-a的剖视图。该显示面板包括位于显示区1的过渡区3，所述显示面板还包括：衬底基板8、多个像素单元7、第一栅极驱动电路。多个像素单元7位于所述衬底基板的一侧，且集成于所述过渡区3，多个所述像素单元7在所述过渡区行列分布，其中，虚线a-a可以沿行方向x延伸；第一栅极驱动电路位于所述衬底基板面向所述像素单元7的一侧，且集成于所述过渡区3，所述第一栅极驱动电路可以包括第一移位寄存器单元61和第一信号线组，所述第一信号线组可以包括用于向所述第一移位寄存器单元提供驱动信号的第一信号线段组62；其中，所述衬底基板8可以包括多个集成部81，所述集成部81可以位于同一行两相邻像素单元7在所述衬底基板的正投影之间，所述第一移位寄存器单元61在所述衬底基板的正投影和所述第一信号线段组62在所述衬底基板的正投影分别位于同一行的不同所述集成部。
60.本公开提供的显示面板通过将所述第一移位寄存器单元61在所述衬底基板的正投影和所述第一信号线段组62在所述衬底基板的正投影分别设置于同一行的不同所述集成部81，从而避免了由于过度区中像素驱动电路的偏移导致的显示不均匀。
61.本示例性实施例中，如图3所示，所述显示面板还可以包括位于所述显示面板的边角位置的拉伸区4，以及位于显示区的正常显示区11，所述过渡区3可以位于所述拉伸区4和所述正常显示区11之间。本示例性实施例中，所述过渡区3中的像素密度可以小于所述正常显示区中的像素密度，以预留出用于设置第一栅极驱动电路的空间。本示例性实施例中，所述显示面板可以包括阵列基板和封装于所述阵列基板一侧的封装层，所述拉伸区4设置有贯穿所述阵列基板和所述封装层的镂空开口。该镂空开口可以增强拉伸区4的弯折能力，以便于显示面板四边向背板方向弯折。所述拉伸区4可以包括位于显示区1的第一拉伸区41和第二拉伸区42，所述第一拉伸区41中的像素密度可以小于所述正常显示区中的像素密度，以预留用于设置镂空开口的空间。第二拉伸区42可以位于显示面板的边框区。
62.本示例性实施例中，如图5所示，所述第一移位寄存器单元61在所述衬底基板8的正投影和所述第一信号线段组62在所述衬底基板8的正投影可以分别位于同一行的相邻两所述集成部81。该设置可以减小第一信号线段组62和第一移位寄存器单元61之间信号连接线的长度。应该理解的是，在其他示例性实施例中，所述第一移位寄存器单元61在所述衬底基板8的正投影和所述第一信号线段组62在所述衬底基板8的正投影还可以分别位于同一行中不相邻两所述集成部81。
63.本示例性实施例中，如图6所示，为图3中虚线框10的局部放大图。本示例性实施例中，过渡区3可以包括第一延伸区31、第二延伸区32，以及连接于第一延伸区31和第二延伸区32之间的第三延伸区33。如图6所示，第一延伸区31可以沿列方向y直线延伸，第三延伸区33可以沿曲线延伸，第二延伸区32可以沿列方向y直线延伸。其中，位于第三延伸区33的部分第一移位寄存器单元可以在所述衬底基板的正投影位于不同像素列。以使第一栅极驱动电路中的第一移位寄存器单元的级联方向与第三延伸区33的延伸方向相同。应该理解的是，在第一延伸区31和第二延伸区32中，第一移位寄存器单元可以沿列方向直线级联，即在第一延伸区31和第二延伸区32中的第一移位寄存器单元位于同一像素列。
64.本示例性实施例中，如图7所示，为本公开显示面板一种示例性实施例中过渡区第三延伸区的结构示意图。所述第一栅极驱动电路可以包括多个级联的第一移位寄存器单元61，如图7所示，本示例性实施例仅示例性的画出了4个级联的第一移位寄存器单元61，其中，相级联的两第一移位寄存器单元61可以通过连接线9级联。所述第一信号线组可以包括与所述第一栅极驱动电路一一对应设置的多个第一信号线段组62，第一信号线段组62用于向与其对应设置的第一移位寄存器单元61提供驱动信号。且多个所述第一信号线段组62中的同种信号线相连接。例如，如图4所述，第一信号线段组62可以包括第一时钟信号线段ck、第二时钟信号线段cb、第一电源线段vgl、第二电源线段vgh，每组第一信号线段组62中的第一时钟信号线段ck相互连接；每组第一信号线段组62中的第二时钟信号线段cb相互连接；每组第一信号线段组62中的第一电源线段vgl相互连接；每组第一信号线段组62中的第二电源线段vgh相互连接。图7中，第二像素行第一移位寄存器单元和第三像素行第一移位寄存器单元在所述衬底基板的正投影位于不同像素列，从而使得第一移位寄存器单元可以沿弯曲方向级联。应该理解的是，在其他示例性实施例中，所述第一信号线组还可以包括其他数量和种类的信号线，例如，所述第一信号线组可以包括时钟信号线、电源信号线中的一种或多种。
65.如图7所示，本示例性实施例中，多个所述像素单元7可以形成多个行列分布的像素岛07，所述第一栅极驱动电路在所述衬底基板的正投影可以位于相邻所述像素岛在所述衬底基板所在平面的正投影之间，如图7所示，所述第一栅极驱动电路在所述衬底基板的正投影可以位于多个相邻所述像素岛在所述衬底基板所在平面的正投影之间。位于所述弯沿区的至少部分所述第一信号线段组在所述衬底基板的正投影位于不同列。例如，如图7所示，第三像素行中的第一信号线段组和位于第二像素行的第一信号线段组位于不同列，如图7所示，位于不同列的所述第一信号线段组可以通过沿行方向延伸的连接线段组08连接，所述连接线段组08在所述衬底基板的正投影可以位于相邻所述像素岛在所述衬底基板所在平面的正投影之间。
66.如图7所示，每个所述像素岛07可以包括沿列方向分布的两个像素单元7，且每个
所述像素岛包括：位于第一像素开口行且相邻设置的b像素开口71和r像素开口72、位于第二像素开口行且沿列方向分布的两个g像素开口73、位于第三像素开口行且相邻设置的b像素开口71和r像素开口72；其中，第二像素开口行位于所述第一像素开口行和第三像素开口行之间，且相同颜色像素开口位于同一像素开口列，不同颜色像素开口位于不同像素开口列。
67.如图3所示，所述显示面板还可以包括位于所述显示区周边为边框区2，所述显示面板还包括第二栅极驱动电路12，第二栅极驱动电路12位于所述衬底基板面向所述像素单元的一侧，且集成于所述边框区2，所述第二栅极驱动电路12可以包括多个级联的第二移位寄存单元，以及用于向多个所述第二移位寄存器单元提供驱动信号的第二信号线组。其中，第一栅极驱动电路可以用于向与过渡区中像素单元同行的所有像素单元提供驱动信号。第二栅极驱动电路可以用于向其余像素单元提供驱动信号。所述第二移位寄存器单元可以和所述第一移位寄存器单元级联，所述第一信号线组可以和所述第二信号线组中的同种信号线相连接。即，第一移位寄存器单元和第二移位寄存器单元可以连接同一信号线组，该信号线组可以同时向第一移位寄存器单元和第二移位寄存器单元提供相同的时钟信号和电源信号，第一移位寄存器单元和第二移位寄存器单元可以在相同的时钟信号和电源信号作用下实现逐级驱动。
68.本示例性实施例中，所述第一移位寄存器单元中的晶体管个数可以小于所述第二移位寄存器单元中晶体管的个数。该设置可以使得位于过渡区中的第一移位寄存器单元在衬底基板上的正投影具有较小的面积，以便于显示面板设计版图。应该理解的是，在其他示例性实施例中，所述第一移位寄存器单元中的晶体管个数也可以等于或大于所述第二移位寄存器单元中晶体管的个数。
69.以下本示例性实施例提供一种第一移位寄存器单元和第二移位寄存器单元的具体结构。
70.本示例性实施例中，如图8所示，为本公开显示面板一种示例性实施例中第一移位寄存器单元的结构示意图。所述第一移位寄存器单元包括：第一输入电路1、第二输入电路2、控制电路3、第一输出电路4、第二输出电路5，第一输入电路1连接第一时钟信号端ck、第一电源端vgl、第一节点n1，用于响应所述第一时钟信号端ck的信号将所述第一电源端vgl的信号传输到所述第一节点n1；第二输入电路2连接所述第一时钟信号端ck、信号输入端input、第二节点n2，用于响应所述第一时钟信号端ck的信号将所述信号输入端input的信号传输到所述第二节点n2；控制电路3连接所述第一节点n1、第二节点n2、第一时钟信号端ck，用于响应所述第二节点n2的信号将所述第一时钟信号端ck的信号传输到所述第一节点n1；第一输出电路4连接所述第一节点n1、第二电源端vgh、输出端out，用于响应所述第一节点n1的信号将所述第二电源端vgh的信号传输到所述输出端out；第二输出电路5连接所述第二节点n2、第二时钟信号端cb、输出端out，用于响应所述第二节点n2的信号将所述第二时钟信号端cb的信号传输到所述输出端out。
71.本示例性实施例中，所述第一输入电路1可以包括第一晶体管t1，第一晶体管t1的第一端连接所述第一电源端vgl，第二端连接所述第一节点n1，控制端连接所述第一时钟信号端ck；第二输入电路2可以包括第二晶体管t2，第二晶体管t2的第一端连接所述信号输入端input，第二端连接所述第二节点n2，控制端连接所述第一时钟信号端ck；所述控制电路
包括第三晶体管t3，第三晶体管t3的第一端连接所述第一节点n1，第二端连接所述第一时钟信号端ck，控制端连接所述第二节点n2；所述第一输出电路4可以包括第四晶体管t4和第一电容c1，第四晶体管t4的第一端连接所述第二电源端vgh，第二端连接所述输出端out，控制端连接所述第一节点n1；第一电容c1可以连接于所述第二电源端vgh和所述第一节点n1之间；第二输出电路可以包括第五晶体管t5和第二电容c2，第五晶体管t5的第一端连接所述第二时钟信号端cb，第二端连接所述输出端out，控制端连接所述第二节点n2；第二电容c2可以连接于所述第二节点n2和所述输出端out之间。其中，第一到第五晶体管可以为p型晶体管。
72.本示例性实施例中，如图9所示，为本公开显示面板一种示例性实施例中第二移位寄存器单元的结构示意图。所述第二移位寄存器单元可以包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第一电容c1、第五晶体管t5、第六晶体管t6、第七晶体管t7、第八晶体管t8、第二电容c2，第一晶体管t1的第一端连接信号输入端input，第二端连接第一节点n1，控制端连接第一时钟信号端ck；第二晶体管t2的第一端连接所述第一时钟信号端ck，第二端连接第二节点n2，控制端连接所述第一节点n1；第三晶体管t3的第一端连接第一电源端vgl，第二端连接所述第二节点n2，控制端连接所述第一时钟信号端ck；第四晶体管t4的第一端连接第二电源端vgh，第二端连接输出端out，控制端连接所述第二节点n2；第一电容c1连接于所述第二节点n2和所述第二电源端vgh之间；第五晶体管t5的第一端连接所述第二电源端vgh，第二端连接第三节点n3，控制端连接所述第二节点n2；第六晶体管t6的第一端连接所述第三节点n3，第二端连接所述第一节点n1，控制端连接第二时钟信号端cb；第七晶体管t7的第一端连接所述第一节点n1，第二端连接第四节点n4，控制端连接所述第一电源端vgl；第八晶体管t8的第一端连接所述输出端out，第二端连接第二时钟信号端cb，控制端连接所述第四节点n4；第二电容c2连接于所述第四节点n4和所述输出端out之间。其中，第一到第八晶体管可以为p型晶体管。
73.如图10a所示，为图8所示第一移位寄存器单元在一种驱动方法中各节点的时序图。其中，第一到第五晶体管可以为p型晶体管。图8中第一电源端vgl输出持续低电平，第二电源端vgh持续输出高电平。图8所示的第一移位寄存器单元的驱动方法包括两个阶段：第一阶段、第二阶段。在第一阶段t1：第一时钟信号端ck输出低电平信号，第二时钟信号端cb输出高电平信号，输入信号端input输出低电平信号，第一到第五开关晶体管均导通，输出端out输出高电平信号；在第二阶段t2：第一时钟信号端ck输出高电平信号，第二时钟信号端cb输出低电平信号，输入信号端input输出高电平信号，第五晶体管t5导通，第二晶体管、第一晶体管、第四晶体管均关断，输出端输出低电平。
74.如图10b所示，为图9所示第二移位寄存器单元在一种驱动方法中各节点的时序图。其中，第一到第八晶体管可以为p型晶体管。图9中第一电源端vgl输出持续低电平，第二电源端vgh持续输出高电平。图9所示的第二移位寄存器单元的驱动方法包括两个阶段：第一阶段、第二阶段。在第一阶段t1：第一时钟信号端ck输出低电平信号，第二时钟信号端cb输出高电平信号，输入信号端input输出低电平信号，第一晶体管、第二晶体管、第四晶体管导通，输出端输出高电平。在第二阶段t2：第一时钟信号端ck输出高电平信号，第二时钟信号端cb输出低电平信号，输入信号端input输出高电平信号，第一晶体管、第三晶体管、第四晶体管关断，第八晶体管导通，输出端输出低电平。
75.根据图10a、图10b可知，本示例性实施例中的第一移位寄存器单元和第二移位寄存器单元可以在相同的驱动信号作用下实现自身驱动，即第一移位寄存器单元和第二移位寄存器单元可以连接于同一信号线组。
76.应该理解的是，在其他示例性实施例中，第一移位寄存器单元和第二移位寄存器单元还可以有其他的结构可供选择，这些都属于本公开的保护范围。
77.本示例性实施例中，第一移位寄存器单元采用5t2c结构，第二移位寄存器单元采用8t2c结构。显然，所述第一移位寄存器单元中的晶体管个数可以小于所述第二移位寄存器单元中晶体管的个数。该设置可以使得位于过渡区中的第一移位寄存器单元在衬底基板上的正投影具有较小的面积，从而以便于显示面板设计版图。
78.本示例性实施例中，如图11所示，为图4、6中第一移位寄存器单元的局部放大图。该第一移位寄存器单元可以包括：第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第一电容c1、第二电容c2。该第一移位寄存器单元中晶体管和电容的连接结构与图8中的电路结构相同。
79.其中，该第一移位寄存器单元可以由依次层叠设置于衬底基板的有源层、第一导电层、第二导电层、第三导电层形成。
80.如图12所述为图11中有源层的结构示意图。该有源层包括第一有源部121、第二有源部122、第三有源部123、第四有源部124、第五有源部125，其中，第一有源部121用于形成第一晶体管t1的沟道区，第二有源部122用于形成第二晶体管t2的沟道区，第三有源部123用于形成第三晶体管t3的沟道区，第四有源部124用于形成第四晶体管t4的沟道区，第五有源部125用于形成第五晶体管t5的沟道区。
81.如图13所述为图11中第一导电层的结构示意图。该第一导电部包括导电部131、导电部132、导电部133、导电部134、导电部135、导电部136、导电部137、导电部138、导电部139、导电部140。其中，导电部131用于形成第一晶体管t1的栅极，导电部132用于形成第二晶体管t2的栅极，导电部133用于形成第三晶体管t3的栅极，导电部134用于形成第二晶体管t4的栅极，导电部135用于形成第五晶体管t5的栅极，导电部136用于形成第二电容的第一电极，导电部137用于形成第一电容的第一电极。导电部138与导电部132连接用于形成第一时钟信号端，其中，在图4中，导电部138可以与第一时钟信号线段ck连接。导电部139用于形成第二时钟信号端，其中，在图4中，导电部139可以与第二时钟信号线段cb连接。导电部140与导电部137连接，用于形成第二电源端，其中，在图4中，导电部140可以与第二电源线段vgh连接。
82.如图14所示，为图11中第二导电层的结构示意图。该第二导电层包括导电层141和导电层142，导电层141用于形成第一电容的第二电极，导电层142用于形成第二电容的第二电极。
83.如图15所示，为图11中第三导电层的结构示意图。该第三导电层可以包括导电部151、导电部152、导电部153、导电部154、导电部155、导电部156、导电部157、导电部158。其中，导电部151通过过孔连接第二有源部122的一侧，用于形成信号输入端input，以使信号输入端与第二晶体管的第一端连接。导电部152通过过孔分别与第二有源部122的另一侧、导电部133连接，以使第二晶体管的第二端与第三晶体管的栅极连接。导电部153可以通过过孔与第一有源部121的一侧连接，用于形成第一电源端，以使第一晶体管的的第一端连接
第一电源端，其中，在图4中，导电部153可以连接第一电源线段vgl。导电部154分别通过过孔与第一有源部121的另一侧、第三有源部131的一侧、导电部137连接，以使第一晶体管的第二端、第三晶体管的第一端、第一电容的一电极相互连接。导电部155分别通过过孔与三个第五有源部125的同一侧以及导电部139连接，以使第五晶体管的第一端连接第二时钟信号端cb。导电部158与导电部156连接，用于形成输出端。导电部156分别通过过孔与三个第五有源部125的另一侧连接，以使第五晶体管的第二端连接输出端。导电部157分别通过过孔与第四有源部124一侧、导电部141连接，以使第四晶体管的第一端连接第二电源端vgh。
84.本示例性实施例中，如图4、11所示，所述显示面板可以包括位于第一移位寄存器单元和所述第一信号线段组之间的像素单元(例如，图4中位于中间的像素单元)；所述第一时钟连接线在所述衬底基板的正投影和所述第二时钟连接线在所述衬底基板的正投影分别位于该像素单元(例如，图4中位于中间的像素单元)的相对两侧。根据图10a、10b可以看出第一时钟信号线段和第二时钟信号线段输出的时钟信号极性相反，该设置可以避免所述第一时钟连接线92和所述第二时钟连接线93相邻设置，从而避免了第一时钟连接线92和所述第二时钟连接线93上的信号相互干扰。如图4所示，第一电源连接线91可以位于第一时序连接线92远离该像素单元的一侧，第二电源连接线94可以位于第二时序连接线93远离该像素单元的一侧，该设置可以避免第一时钟连接线与上一像素行的第二时钟连接线相邻设置，同时可以避免第二时钟连接线与下一像素行的第一时钟连接线相邻设置。
85.本示例性实施例中，如图4、11所示，所述第一晶体管t1、第二晶体管t2、第三晶体管t3可以位于所述第四晶体管t4、第五晶体管t5远离一像素单元(例如，图4中最右侧像素单元)的一侧。该设置可以使得第四晶体管t4、第五晶体管t5的输出端(即输出端)与该像素单元(图4中最右侧像素单元)相邻，即所述输出端可以与图4中最右侧像素单元相邻，该输出端可以通过较短的栅线和该像素单元中与其邻近的像素驱动电路连接。
86.本示例性实施例中，所述第二电容c2可以位于所述第四晶体管、第五晶体管远离所述第一晶体管、第二晶体管、第三晶体管的一侧。即第二电容c2可以位于第四晶体管、第五晶体管与图4中最右侧的像素单元之间。该设置可以通过第二电容c2将第一移位寄存器单元中的部分晶体管与图4中最右侧像素单元中的晶体管隔离，从而避免了该显示面板中晶体管各个功能结构层的构图过于密集，进而降低了该显示面板构图工艺中的工艺难度。
87.本示例性实施例中，如图16所示，为本公开显示面板中第二栅极驱动电路的设计版图，如图16所示，第二信号线组可以包括第一时钟信号线ck、第二时钟信号线cb、第一电源线vgl、第二电源线vgh。第二移位寄存器单元包括第一到第八晶体管t1-t8以及第一电容c1、第二电容c2。该第二移位寄存器单元中晶体管和电容的连接结构可以与图9中的电路结构相同。其中，该第二栅极驱动电路同样可以由依次层叠设置于衬底基板的上述有源层、第一导电层、第二导电层、第三导电层形成。
88.如图17所示，为图16中有源层的结构示意图，该有源层可以包括第一有源部171、第二有源部172、第三有源部173、第四有源部174、第五有源部175、第六有源部176、第七有源部177、第八有源部178。第一有源部171用于形成第一晶体管的沟道区；第二有源部172用于形成第二晶体管的沟道区；第三有源部173用于形成第三晶体管的沟道区；第四有源部174用于形成第四晶体管的沟道区；第五有源部175用于形成第五晶体管的沟道区；第六有源部176用于形成第六晶体管的沟道区；第七有源部177用于形成第七晶体管的沟道区；第
八有源部178用于形成第八晶体管的沟道区。
89.如图18所示，为图16中第一导电层的结构示意图，第一导电层包括导电部181、导电部182、导电部183、导电部184、导电部185、导电部186、导电部187、导电部188、导电部189、导电部190。导电部181用于形成第一晶体管的栅极、导电部182用于形成第二晶体管的栅极，导电部183用于形成第三晶体管的栅极，导电部184用于形成第四晶体管的栅极，导电部185用于形成第五晶体管的栅极，导电部186用于形成第六晶体管的栅极，导电部187用于形成第七晶体管的栅极，导电部188用于形成第八晶体管的栅极，导电部189用于形成第二电容的一电极，导电部190用于形成第一电容的一电极。
90.如图19所示，为图16中第二导电层的结构示意图，第二导电层包括导电部191、导电部192。其中，导电部192用于形成第二电容的另一电极，导电部191用于形成第一电容的另一电极。
91.如图20所示，为图16中第三导电层的结构示意图。该第三导电层包括第一时钟信号线ck、第二时钟信号线cb、第一电源线vgl、第二电源线vgh，导电部201到导电部208。其中，第一时钟信号线ck通过过孔与导电部181电连接，以使第一时钟信号线连接第一晶体管的栅极；第二电源线vgh通过过孔与导电部191连接，以使第二电源线连接第一电容的一电极；第二电源线vgh通过过孔电连接第五有源部175的一侧，以使第二电源线vgh连接第五晶体管的第一端；第二时钟信号线cb通过过孔与导电部186电连接，以使第二时钟信号线连接第六晶体管的栅极；第一电源线vgl通过过孔与第三有源部173连接，以使第一电源线连接第三晶体管的第一端；导电层201通过过孔与第一有源部171的一侧连接，用于形成信号输入端；导电层202通过过孔分别连接第一有源部171的另一侧、导电部182，以使第一晶体管的第二端、第六晶体管的第二端、第二晶体管的栅极相互连接；导电部203分别通过过孔与第三有源部173的一侧、第二有源部172的一侧、导电部190连接，以使第二晶体管的第二端、第三晶体管的第一端、第一电容的一电极相互连接。导电部204分别通过过孔与导电部182、第七有源部177的一侧连接，以使第二晶体管的栅极连接第七晶体管的第一端。导电部205分别通过过孔与导电部188、第七有源部177的另一侧连接，以使第七晶体管第二极连接第八晶体管的栅极连接。导电部206分别通过过孔与三个第八有源部178的同一侧、导电部186连接，以使第二时钟信号线cb与第八晶体管的第一级连接。导电部207通过过孔与三个第八有源部178的另一侧连接，用于形成输出端out。导电部208分别通过过孔与第四有源部174的一侧、导电部191连接，以使第四晶体管的第一端连接第二电源线。
92.如图4所示，所述第一信号线段组62可以通过沿行方向延伸的第一连接线组与所述第一移位寄存器单元61连接；所述第一信号线段组可以包括：第一时钟信号线段ck、第二时钟信号线段cb、第一电源线段vgl、第二电源线段vgh。其中，如图4所示，所述第一电源信号线段vgl可以位于所述第一移位寄存器单元的一侧，所述第一时钟信号线段ck、第二时钟信号线段cb、第二电源线段vgh可以位于所述第一电源信号线vgl段远离所述第一移位寄存器单元61的一侧。第一时钟信号线段ck、第二时钟信号线段cb、第一电源线段vgl、第二电源线段vgh可以由部分第三导电层形成。所述第一连接线组可以包括：第一时钟连接线92、第二时钟连接线93、第一电源连接线91、第二电源连接线(包括第一连接部941和第二连接部942)；其中，所述第一时钟信号线段ck可以通过所述第一时钟连接线92与所述第一晶体管、第二晶体管的栅极连接，具体的，第一时钟连接线92可以由部分第一导电层形成，第一时钟
连接线92的第一端可以通过过孔与图4中的第一时钟信号线段ck连接，第一时钟连接线92的第二端可以与图13中的导电部138连接。所述第二时钟信号线段cb可以通过所述第二时钟连接线93与所述第五晶体管的一源/漏极连接，具体的，第二时钟连接线93可以由部分第一导电层形成，第二时钟连接线93的第一端可以通过过孔与图4中的第二时钟信号线段cb连接，第二时钟连接线93的第二端可以与图13中的导电部139连接。所述第一电源线段vgl可以通过所述第一电源连接线91与所述第三晶体管的一源/漏极连接，具体的，第一电源连接线91可以由部分第三导电层形成，第一电源连接线91的第一端可以与所述第一电源线段vgl连接，第一电源连接线91的第二端可以与图15中的导电部153连接。所述第二电源线段vgh可以通过所述第二电源连接线与所述第一电容的二电极连接。所述第二电源连接线可以包括第一连接部941、第二连接部942，所述第一连接部941可以通过过孔与第二电源线段vgh连接，第二连接部942可以通过过孔与所述第一电容的二电极连接，其中，第一连接部941和第二连接部942可以通过位于所述第二电源线段vgh和第一电容之间的过孔连接。
93.本示例性实施例中，显示面板中的像素单元包括有多个子像素单元，每个子像素单元包括一个像素驱动电路，该像素驱动电路中包括有开关晶体管，该开关晶体管的栅极用于接收第一栅极驱动电路提供的栅极驱动信号或使能信号。本示例性实施例中，位于同一像素行的开关晶体管的栅极本身相互连接。因此，本示例性实上施例中在通过第一移位寄存器单元向同一行像素单元提供驱动信号时，仅需要向一个邻近的像素驱动电路提供驱动信号即可实现向整行像素驱动电路提供驱动信号。如图4、11所示，第五晶体管的第二端连接输出端out，输出端out可以通过栅线与其右侧的像素单元连接。
94.根据本发明的一个方面，提供一种显示装置，该显示装置包括上述的显示面板。该显示装置可以为手机、电视、平板电脑等。
95.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。
96.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。