具有像素的显示装置的制作方法

具有像素的显示装置
[0001]
本申请要求于2019年8月20日在韩国知识产权局提交的第10-2019-0101682号韩国专利申请的优先权和权益，该韩国专利申请的全部内容通过引用包含于此。
技术领域
[0002]
实施例涉及像素和具有该像素的显示装置。


背景技术：

[0003]
显示装置使用设置在显示区域中的像素显示图像。像素可以连接到对应的扫描线和数据线，并且可以包括晶体管。例如，有源发光显示装置的像素可以包括发光元件、驱动晶体管和至少一个开关晶体管。
[0004]
为了在每帧的发光时段期间在像素中表达期望的亮度，需要稳定地保持驱动晶体管的栅极电压。然而，由于晶体管的特性，在像素中会出现漏电流。漏电流会引起驱动晶体管的栅极电压的改变。因此，在像素中可能不能充分地表达期望的亮度。
[0005]
将理解的是，技术部分的该背景技术部分地旨在为理解技术提供有用的背景。然而，技术部分的该背景技术也可以包括在这里公开的主题的相应有效提交日期之前不是相关领域的技术人员已知或领会的内容的一部分的思想、构思或认识。


技术实现要素：

[0006]
提供了能够有效地减小或防止漏电流的像素和具有该像素的显示装置的实施例。
[0007]
根据实施例的显示装置可以包括设置在显示区域中的像素。像素可以包括：发光元件，连接在第一电源与第二电源之间；第一晶体管，连接在第一电源与发光元件之间且响应于第一节点的电压来控制流过发光元件的驱动电流；开关晶体管，连接到第一节点且包括有源层。有源层可以包括彼此分隔开的第一导电区和第二导电区、设置在第一导电区与第二导电区之间的第一沟道区和第二沟道区以及设置在第一沟道区与第二沟道区之间的公共导电区。像素可以包括与有源层叠置的导电图案以面对公共导电区。
[0008]
在实施例中，导电图案可以设置在有源层下方以与公共导电区叠置。
[0009]
在实施例中，导电图案可以设置为不与第一导电区和第二导电区叠置。
[0010]
在实施例中，导电图案可以设置为不与第一沟道区和第二沟道区中的至少一个叠置。
[0011]
在实施例中，开关晶体管可以包括子晶体管，子晶体管包括彼此串联连接的第一子晶体管和第二子晶体管。
[0012]
在实施例中，第一子晶体管可以包括第一导电区、第一沟道区、公共导电区以及与第一沟道区叠置的第一栅电极，并且第二子晶体管可以包括第二导电区、第二沟道区、公共导电区以及与第二沟道区叠置且连接到第一栅电极的第二栅电极。
[0013]
在实施例中，开关晶体管可以包括彼此串联连接的至少三个子晶体管。
[0014]
在实施例中，有源层可以包括设置在至少三个子晶体管的有源层之间的至少两个
公共导电区，并且像素可以包括分别与至少两个公共导电区叠置且彼此分隔开的至少两个导电图案。
[0015]
在实施例中，导电图案可以在连接第一导电区和第二导电区的线上相对于公共导电区具有基本上对称的形状。
[0016]
在实施例中，导电图案可以是电隔离的。
[0017]
在实施例中，导电图案可以连接到开关晶体管的栅电极。
[0018]
在实施例中，导电图案可以连接到开关晶体管的源电极。
[0019]
在实施例中，导电图案可以连接到电源。
[0020]
在实施例中，开关晶体管可以包括第二晶体管、第三晶体管和第四晶体管中的至少一个，第二晶体管连接在第一晶体管的第一电极与数据线之间且包括连接到扫描线的栅电极，第三晶体管连接在第一晶体管的第二电极与第一节点之间且包括连接到扫描线的栅电极，第四晶体管连接在第一节点与初始化电源之间且包括连接到第一控制线的栅电极。
[0021]
在实施例中，第三晶体管可以包括公共导电区，并且导电图案可以设置在第三晶体管的有源层下方以与公共导电区叠置。
[0022]
在实施例中，第四晶体管可以包括公共导电区，并且导电图案可以设置在第四晶体管的有源层下方以与公共导电区叠置。
[0023]
在实施例中，像素可以包括多个开关晶体管，预定数量的开关晶体管可以由包括第一沟道区和第二沟道区以及公共导电区的多结构晶体管构造，并且导电图案可以设置在多结构晶体管中的每个的公共导电区下方。
[0024]
根据实施例的像素可以包括：发光元件，连接在第一电源与第二电源之间；第一晶体管，连接在第一电源与发光元件之间且响应于第一节点的电压来控制流过发光元件的驱动电流；开关晶体管，连接到第一节点且包括有源层，有源层可以包括彼此分隔开的第一导电区和第二导电区、设置在第一导电区与第二导电区之间的第一沟道区和第二沟道区以及设置在第一沟道区与第二沟道区之间的公共导电区；以及导电图案，与有源层叠置以面对公共导电区。
[0025]
在实施例中，导电图案可以设置在有源层下方以是电隔离的。
[0026]
在实施例中，导电图案可以连接到开关晶体管的栅电极或源电极或者电源。
[0027]
用于显示装置的多结构的开关晶体管可以包括有源层和导电图案，有源层可以包括彼此分隔开的第一导电区和第二导电区、设置在第一导电区与第二导电区之间的第一沟道区和第二沟道区以及设置在第一沟道区与第二沟道区之间的公共导电区，导电图案与有源层叠置以面对公共导电区。
[0028]
导电图案的长度可以比有源层的长度小。公共导电区可以设置在有源层的大致中心区域处。导电图案可以设置为与有源层叠置且面对公共导电区。
[0029]
根据根据实施例的像素和具有该像素的显示装置，可以有效地减小或防止在像素的开关晶体管中会发生的漏电流。因此，可以增加像素的灰度表达，并且可以改善显示装置的图像质量。
附图说明
[0030]
通过参照附图进一步详细描述本公开的实施例，本公开的实施例的以上和其他特
征将变得更加清楚，在附图中：
[0031]
图1示出根据实施例的显示装置的显示区域da和驱动电路；
[0032]
图2示出根据实施例的像素pxl；
[0033]
图3是示出根据实施例的像素pxl的驱动方法的信号的图形视图；
[0034]
图4a至图4d分别示出根据实施例的像素pxl；
[0035]
图5a至图5d分别示出根据实施例的像素pxl；
[0036]
图6a至图6d分别示出根据实施例的像素pxl；
[0037]
图7a至图7d分别示出根据实施例的像素pxl；
[0038]
图8和图9分别示出根据实施例的多结构的开关晶体管tsw的示意性剖面结构；
[0039]
图10a至图10d分别示出根据实施例的多结构的开关晶体管tsw的平面结构；以及
[0040]
图11示出根据实施例的像素pxl的示意性剖面结构。
具体实施方式
[0041]
公开可以以各种方式修改且可以具有各种形式，并且实施例将在附图中示出且在此详细描述。在以下描述中，单数形式也包括复数形式，除非上下文明确地包括单数。
[0042]
公开不限于下面所公开的实施例，并且可以以各种形式修改且可以以各种方式实施。下面所公开的实施例中的每个可以单独实施或与任何或所有其他实施例中的至少一个组合实施。
[0043]
在附图中，可以省略与公开的特性不直接相关的一些组件以清楚地表示公开。另外，附图中的一些组件可以被示出为在尺寸或比例上被夸大以清楚且易于对其的描述。在整个附图中，即使可能在不同的附图中示出组件，相同或相似的组件也将尽可能地由相同的附图标记和符号给出，并且在已经提供的描述的范围内将省略重复的描述。说明书应被解释为包括公开的精神和范围中所包括的所有改变、等同和替换。
[0044]
此外，在说明书中，短语“在平面图中”是指当从上方观看目标部分时，短语“在示意性剖面图中”是指当从侧面观看通过竖直地切割目标部分所截取的示意性剖面时。
[0045]
另外，术语“叠置”或其变型是指第一目标可以在第二目标的上方或下方或侧面，反之亦然。另外，术语“叠置”可以包括层叠、堆叠、面对或面向、在
……
之上延伸、覆盖或部分覆盖或者如本领域普通技术人员将领会和理解的任何其他合适的术语。术语“面对”和“面向”是指第一元件可以直接地或间接地与第二元件相对。在其中第三元件插入在第一元件与第二元件之间的情况下，第一元件和第二元件可以被理解为彼此间接地相对，尽管仍然彼此面对。当元件被描述为“不”与另一元件“叠置”或“不叠置”另一元件时，这可以包括元件彼此分隔开、彼此偏置或彼此分开或者如本领域普通技术人员将领会和理解的任何其他合适的术语。
[0046]
当层、膜、区、基底或区域被称为“在”另一层、膜、区、基底或区域“上”时，所述层、膜、区、基底或区域可以直接在所述另一层、膜、区、基底或区域上，或者在它们之间可以存在中间层、膜、区、基底或区域。相反，当层、膜、区、基底或区域被称为“直接在”另一层、膜、区、基底或区域“上”时，在它们之间可以不存在中间层、膜、区、基底或区域。此外，当层、膜、区、基底或区域被称为“在”另一层、膜、区、基底或区域“下方”时，所述层、膜、区、基底或区域可以直接在所述另一层、膜、区、基底或区域下方，或者在它们之间可以存在中间层、膜、
区、基底或区域。相反，当层、膜、区、基底或区域被称为“直接在”另一层、膜、区、基底或区域“下方”时，在它们之间可以不存在中间层、膜、区、基底或区域。此外，“在
……
之上”或“在
……
上”可以包括定位在目标上或下方，并且不一定暗指基于重力的方向。
[0047]
为了易于描述，可以在此使用“在
……
下方”、“在
……
之下”、“下”、“在
……
上方”、“上”等的空间相对术语来描述如图中所示的一个元件或组件与另一(其他)元件或组件之间的关系。将理解的是，空间相对术语旨在涵盖装置在使用或操作中的除图中描绘的方位之外的不同方位。例如，在附图中示出的装置被翻转的情况下，被定位为“在”另一装置“下方”或“之下”的装置可以被放置“在”所述另一装置“上方”。因此，说明性的术语“在
……
下方”可以包括下部位置和上部位置两者。装置也可以被定位在其他方向上，因此可以根据方位不同地解释空间相对术语。
[0048]
在整个说明书中，当元件被称为“连接”到另一元件时，所述元件可以“直接连接”到所述另一元件，或者在其间插入一个或更多个中间元件的情况下“电连接”到所述另一元件。还将理解的是，当术语“包括”、“包含”和/或其变型用在本说明书中时，它们或它可以说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的任何组合，但是不排除存在或附加其他特征、整体、步骤、操作、元件、组件和/或它们的任何组合。
[0049]
在说明书和权利要求中，出于术语“和/或”的含义和解释的目的，术语“和/或”旨在包括术语“和”和“或”的任何组合。例如，“a和/或b”可以被理解为表示“a、b或a和b”。术语“和”和“或”可以以连接或分离的意思使用，并且可以被理解为等同于“和/或”。在说明书和权利要求中，出于短语
“……
中的至少一个(者/种)”的含义和解释的目的，短语
“……
中的至少一个(者/种)”旨在包括“选自于
……
的组中的至少一个(者/种)”的含义。例如，“a和b中的至少一个(者/种)”可以被理解为表示“a、b或a和b”。
[0050]
将理解的是，尽管在此可以使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受到这些术语的限制。这些术语用于将一个元件与另一元件区分开以便于对其描述和解释。例如，在不脱离在此教导的情况下，当在描述中讨论“第一元件”时，它可以被命名为“第二元件”或“第三元件”，并且“第二元件”和“第三元件”可以以类似的方式命名。
[0051]
如在此所使用的“大约(约)”或“近似”包括所陈述的值，并且意味着：考虑到所提及的测量和与特定量的测量有关的误差(即，测量系统的局限性)，在如由本领域的普通技术人员所确定的特定值的可接受的偏差范围内。例如，“大约(约)”可以指在一个或更多个标准偏差内，或者在所陈述值的
±
30％、
±
20％、
±
5％之内。
[0052]
除非另有定义，否则在此所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的技术人员通常理解的含义相同的含义。还将理解的是，术语(诸如在通用词典中定义的术语)应被解释为具有与它们在相关领域的上下文中的意思一致的意思，并且将不以理想化或过于形式化的意思来解释它们，除非在说明书中清楚地限定。
[0053]
图1示出根据实施例的显示装置的显示区域da和驱动电路。尽管图1示出具有发光元件的发光显示装置作为显示装置的示例，但是显示装置不限于此，并且可以包括在公开的精神和范围内的任何显示装置。
[0054]
参照图1，根据实施例的显示装置包括其中设置有像素pxl的显示区域da以及用于驱动像素pxl的驱动电路。驱动电路可以包括扫描驱动器sd、发光控制驱动器ed、数据驱动
器dd和时序控制器tcon。
[0055]
显示区域da包括扫描线s1至sn、发光控制线e1至en以及数据线d1至dm。在描述实施例时，术语“连接”可以全面地表示电连接和/或物理连接。例如，像素pxl可以电连接到扫描线s1至sn、发光控制线e1至en以及数据线d1至dm。
[0056]
可以根据像素pxl的结构和/或驱动方法来选择发光控制线e1至en。在实施例中，可以省略发光控制线e1至en。在省略发光控制线e1至en的情况下，显示装置可以不包括发光控制驱动器ed。
[0057]
根据实施例，像素pxl还可以连接到至少一条其他控制线(未示出)。在这种情况下，可以通过从控制线供应的控制信号来控制像素pxl的操作。驱动电路可以包括用于驱动控制线的控制线驱动器。
[0058]
像素pxl可以分别从扫描线s1至sn接收扫描信号、从发光控制线e1至en接收发光控制信号和从数据线d1至dm接收数据信号。像素pxl可以连接到第一电源elvdd和第二电源elvss以接收操作电力。像素pxl可以根据像素pxl的结构和/或驱动方法连接到另一电源(例如，初始化电源)。
[0059]
当从扫描线s1至sn供应对应的扫描信号时，像素pxl从数据线d1至dm接收对应的数据信号，像素pxl可以以与数据信号对应的亮度发光。因此，与每帧的数据信号对应的图像可以显示在显示区域da中。
[0060]
每个像素pxl可以包括发光元件和用于驱动发光元件的像素电路。像素电路与数据信号对应地控制从第一电源elvdd流向第二电源elvss的驱动电流。为此，像素电路可以包括驱动晶体管和至少一个开关晶体管。
[0061]
扫描驱动器sd从时序控制器tcon接收扫描驱动控制信号scs，并且与扫描驱动控制信号scs对应地将扫描信号供应到扫描线s1至sn。例如，扫描驱动器sd可以与扫描驱动控制信号scs对应地将扫描信号顺序地供应到扫描线s1至sn。当对应的扫描信号供应到扫描线s1至sn时，连接到对应的扫描线s1至sn的像素pxl可以被扫描信号选择。
[0062]
根据实施例，扫描信号可以用于以水平线单元选择像素pxl。例如，扫描信号可以具有栅极导通电压(例如，低电压)，在栅极导通电压下，连接到数据线d1至dm的每个像素pxl的晶体管(例如，至少一个开关晶体管)可以导通，并且扫描信号可以供应到与每个水平周期对应的水平线的像素pxl。接收扫描信号的像素pxl可以在其中供应有扫描信号的时段期间连接到数据线d1至dm以接收对应的数据信号。
[0063]
发光控制驱动器ed从时序控制器tcon接收发光驱动控制信号ecs，并且与发光驱动控制信号ecs对应地将发光控制信号供应到发光控制线e1至en。例如，发光控制驱动器ed可以与发光驱动控制信号ecs对应地将发光控制信号顺序地供应到发光控制线e1至en。可以根据像素pxl的结构和/或驱动方法来选择发光控制驱动器ed，并且可以根据实施例省略发光控制驱动器ed。
[0064]
发光控制信号可以用于控制像素pxl的发光时段(例如，发光时序和/或发光持续时间)。例如，发光控制信号可以具有栅极截止电压(例如，高电压)，在栅极截止电压下，定位在像素pxl中的每个的电流路径上的至少一个开关晶体管可以截止。在这种情况下，像素pxl可以在其中供应有发光控制信号的时段期间被设定为非发光状态，并且可以在其他时段期间被设定为发光状态。当与黑色灰度对应的数据信号供应到至少一个像素pxl时，即使
不供应栅极截止电压的发光控制信号，像素pxl也可以与数据信号对应地在相应的帧时段期间保持非发光状态。
[0065]
数据驱动器dd从时序控制器tcon接收数据驱动控制信号dcs和图像数据rgb，并且与数据驱动控制信号dcs和图像数据rgb对应地将数据信号供应到数据线d1至dm。供应到数据线d1至dm的数据信号可以供应到被对应的扫描信号选择的像素pxl。
[0066]
时序控制器tcon从外部(例如，在公开的精神和范围内的主处理器等)接收各种时序控制信号(例如，垂直同步信号/水平同步信号、主时钟信号等)，并且产生扫描驱动控制信号scs、发光驱动控制信号ecs和数据驱动控制信号dcs。扫描驱动控制信号scs、发光驱动控制信号ecs和数据驱动控制信号dcs可以分别供应到扫描驱动器sd、发光控制驱动器ed和数据驱动器dd。
[0067]
扫描驱动控制信号scs包括第一起始脉冲(例如，扫描起始脉冲)和第一时钟信号(例如，至少一个扫描时钟信号)。第一起始脉冲可以控制第一扫描信号(例如，供应到第一扫描线s1的扫描信号)的输出时序，第一时钟信号可以用于使第一起始脉冲顺序地移位。
[0068]
发光驱动控制信号ecs包括第二起始脉冲(例如，发光起始脉冲)和第二时钟信号(例如，至少一个发光时钟信号)。第二起始脉冲可以控制第一发光控制信号(例如，供应到第一发光控制线e1的发光控制信号)的输出时序，第二时钟信号可以用于使第二起始脉冲顺序地移位。
[0069]
数据驱动控制信号dcs包括源采样脉冲、源采样时钟和源输出使能信号。数据驱动控制信号dcs可以控制数据的采样操作。
[0070]
时序控制器tcon从外部接收输入图像数据，并重新排列输入图像数据以产生图像数据rgb。例如，时序控制器tcon可以根据数据驱动器dd的规格重新排列来自外部的输入图像数据，并将重新排列的图像数据rgb供应到数据驱动器dd。供应到数据驱动器dd的图像数据rgb可以用于产生数据信号。
[0071]
图2示出根据实施例的像素pxl。例如，图2示出可以设置在图1的显示区域da中的像素pxl的实施例。设置在显示区域da中的像素pxl均可以具有基本上相同的结构。
[0072]
为了便于描述，在图2中，示出了设置在显示区域da的第i(其中i表示自然数)像素行(例如，第i水平线)和第j(其中j表示自然数)像素列(例如，第j竖直线)处的像素pxl。在实施例中，像素pxl可以连接到第i扫描线si、第i发光控制线ei和第j数据线dj。例如，像素pxl可以连接到至少一条其他控制线。例如，像素pxl可以连接到第i第一控制线cl1i和第i第二控制线cl2i。为了便于描述，在描述图2的实施例时，“第i扫描线si”、“第i发光控制线ei”和“第j数据线dj”可以分别被称为“扫描线si”、“发光控制线ei”和“数据线dj”，第i第一控制线cl1i和第i第二控制线cl2i可以分别被称为“第一控制线cl1i”和“第二控制线cl2i”。
[0073]
参照图2，根据实施例的像素pxl可以包括发光元件el和用于驱动发光元件el的像素电路pxc。在实施例中，发光元件el可以连接在像素电路pxc与第二电源elvss之间，但是发光元件el的位置不限于此。例如，在实施例中，发光元件el可以连接在第一电源elvdd与像素电路pxc之间。
[0074]
发光元件el可以连接在第一电源elvdd与第二电源elvss之间。例如，发光元件el的阳极电极可以通过像素电路pxc连接到第一电源elvdd，发光元件el的阴极电极可以连接
到第二电源elvss。当从第一晶体管t1供应驱动电流时，发光元件el可以产生与驱动电流对应的亮度的光。
[0075]
在实施例中，发光元件el可以是包括有机发光层的有机发光二极管(oled)，但不限于此。例如，在实施例中，可以小至纳米级至微米级的超小型无机发光元件可以构造每个像素pxl的光源。
[0076]
第一电源elvdd和第二电源elvss可以具有允许发光元件el发光的电势差。例如，第一电源elvdd可以是高电势像素电源，第二电源elvss可以是低电势像素电源，低电势像素电源具有比第一电源elvdd的电势小发光元件el的阈值电压或更大的电势。
[0077]
像素电路pxc可以包括驱动晶体管、开关晶体管和存储电容器cst。在实施例中，像素电路pxc可以包括一个或更多个(或至少一个)开关晶体管。例如，像素电路pxc可以包括作为驱动晶体管的第一晶体管t1、至少一个开关晶体管(例如，第二晶体管t2、第三晶体管t3和/或第四晶体管t4)以及存储电容器cst，第一晶体管t1与第一节点n1的电压对应地控制驱动电流，至少一个开关晶体管(例如，第二晶体管t2、第三晶体管t3和/或第四晶体管t4)直接地或间接地连接到第一节点n1以将数据信号或初始化电源vint的电压传输到第一节点n1。
[0078]
在实施例中，像素电路pxc可以包括附加的开关晶体管。例如，像素电路pxc可以包括第五晶体管t5和/或第六晶体管t6以及第七晶体管t7，第五晶体管t5和/或第六晶体管t6定位在驱动电流的电流路径上以控制像素pxl的发光时段，第七晶体管t7用于将初始化电源vint的电压传输到发光元件el的一个电极。
[0079]
像素电路pxc的结构可以在不同的实施例中进行各种改变。像素pxl可以包括具有各种结构和/或以各种驱动方法操作的像素电路pxc。
[0080]
在实施例中，第一晶体管t1至第七晶体管t7中的每个可以是p型晶体管。然而，公开不限于此。例如，在另一实施例中，第一晶体管t1至第七晶体管t7中的每个可以是n型晶体管。在其他实施例中，第一晶体管t1至第七晶体管t7中的一些可以是p型晶体管，其他可以是n型晶体管。在这种情况下，用于导通n型晶体管的栅极导通电压可以是高电压。
[0081]
数据信号的电压可以根据第一晶体管t1的类型来确定。例如，当第一晶体管t1是p型晶体管时，由于要表达的灰度较高，因此具有较低电压的数据信号可以供应到每个像素pxl，当第一晶体管t1是n型晶体管时，由于要表达的灰度较高，因此具有较高电压的数据信号可以供应到每个像素pxl。
[0082]
构造像素pxl的晶体管的类型和用于控制晶体管的各种控制信号(例如，扫描信号、数据信号、第一控制信号、第二控制信号和/或发光控制信号)的电压电平可以根据实施例进行各种改变。
[0083]
第一晶体管t1可以连接在第一电源elvdd与第二电源elvss之间以定位在驱动电流的电流路径上。例如，第一晶体管t1可以连接在第一电源elvdd与发光元件el之间。例如，第一晶体管t1的第一电极(例如，源电极)可以通过第五晶体管t5连接到第一电源elvdd，第一晶体管t1的第二电极(例如，漏电极)可以通过第六晶体管t6连接到发光元件el。第一晶体管t1的栅电极可以连接到第一节点n1。
[0084]
第一晶体管t1可以是与栅极电压(即，第一节点n1的电压)对应地控制流过发光元件el的驱动电流的驱动晶体管。例如，在每帧的发光时段期间，第一晶体管t1可以与第一节
点n1的电压对应地控制从第一电源elvdd通过发光元件el流到第二电源elvss的驱动电流。
[0085]
第二晶体管t2可以连接在数据线dj与第一晶体管t1的第一电极之间。第二晶体管t2的栅电极可以连接到扫描线si。
[0086]
当栅极导通电压(例如，低电压)的扫描信号供应到扫描线si时，第二晶体管t2可以导通以将数据线dj连接到第一晶体管t1的第一电极。因此，当第二晶体管t2导通时，来自数据线dj的数据信号可以传输到第一晶体管t1的第一电极。在其中第二晶体管t2由扫描信号导通的时段期间，第三晶体管t3也由扫描信号导通，第一晶体管t1通过第三晶体管t3以二极管连接的形式导通。因此，来自数据线dj的数据信号可以通过第二晶体管t2、第一晶体管t1和第三晶体管t3传输到第一节点n1。因此，存储电容器cst可以充有或存储与数据信号和第一晶体管t1的阈值电压对应的电压。
[0087]
第三晶体管t3可以连接在第一晶体管t1的第二电极与第一节点n1之间。第三晶体管t3的栅电极可以连接到扫描线si。当栅极导通电压的扫描信号供应到扫描线si时，第三晶体管t3可以导通以将第一晶体管t1的第二电极连接到第一节点n1。因此，当第三晶体管t3导通时，第一晶体管t1可以以二极管的形式连接。
[0088]
第四晶体管t4可以连接在第一节点n1与初始化电源vint之间。第四晶体管t4的栅电极可以连接到第一控制线cl1i。根据实施例，第一控制线cl1i可以是用于使第i水平线的像素pxl初始化的初始化控制线，并且可以在栅极导通电压的扫描信号供应到每条扫描线si之前的前一初始化时段期间接收栅极导通电压的初始化控制信号。
[0089]
在实施例中，第一控制线cl1i可以是用于选择前一水平线的像素pxl的前一扫描线之中的任意一条扫描线，例如，用于选择紧邻的前一水平线的像素pxl的第i-1扫描线si-1。在这种情况下，供应到第i-1扫描线si-1的第i-1扫描信号也可以供应到第i水平线的第一控制线cl1i并用作初始化控制信号。在实施例中，第一控制线cl1i可以是与像素pxl的扫描线s1至sn分开形成的控制线。
[0090]
当栅极导通电压的扫描信号供应到第一控制线cl1i时，第四晶体管t4可以导通。当第四晶体管t4导通时，初始化电源vint的电压传输到第一节点n1，因此，第一节点n1的电压被初始化为初始化电源vint的电压。
[0091]
根据实施例，初始化电源vint的电压可以设定为等于或小于数据信号的电压的电压。例如，初始化电源vint的电压可以设定为等于或小于数据信号的最低电压的电压。当在将当前帧的数据信号传输到每个像素pxl之前将第一节点n1的电压初始化为初始化电源vint的电压时，第一晶体管t1可以在每条水平线的扫描时段(即，其中扫描信号供应到每条扫描线si的时段)期间沿正向方向二极管连接，而与前一帧的数据信号无关。因此，当前帧的数据信号可以稳定地传输到第一节点n1，而与前一帧的数据信号无关。
[0092]
第五晶体管t5可以连接在第一电源elvdd与第一晶体管t1之间。第五晶体管t5的栅电极可以连接到发光控制线ei。第五晶体管t5可以在栅极截止电压(例如，高电压)的发光控制信号供应到发光控制线ei时截止，并且可以在其他情况下导通。
[0093]
第六晶体管t6可以连接在第一晶体管t1与发光元件el之间。第六晶体管t6的栅电极可以连接到发光控制线ei。第六晶体管t6可以在栅极截止电压的发光控制信号供应到发光控制线ei时截止，并且可以在其他情况下导通。
[0094]
例如，第五晶体管t5和第六晶体管t6可以由发光控制信号同时地导通或截止以控
制像素pxl的发光时段。当第五晶体管t5和第六晶体管t6导通时，在像素pxl中可以形成驱动电流可以流过其的电流路径。因此，像素pxl可以以与第一节点n1的电压对应的亮度发光。相反，当第五晶体管t5和第六晶体管t6截止时，电流路径可以被阻挡且像素pxl可以不发光。
[0095]
根据实施例，可以供应发光控制信号作为栅极截止电压以在像素pxl的初始化时段和数据编程时段(例如，扫描时段)期间使第五晶体管t5和第六晶体管t6截止。例如，在其中扫描信号、第一控制信号和第二控制信号中的每个具有栅极导通电压的时段期间，栅极截止电压的发光控制信号可以供应为与扫描信号、第一控制信号和第二控制信号叠置。在扫描信号、第一控制信号和第二控制信号的电压改变为栅极截止电压之后，在发光控制信号的电压改变为栅极导通电压的同时可以开始每帧的发光时段。当通过使用发光控制信号来控制像素pxl的发光时段时，像素pxl可以在数据信号稳定地存储在像素pxl中之后以与数据信号对应的亮度来发光。
[0096]
第七晶体管t7可以连接在初始化电源vint与发光元件el的一个电极(例如，阳极电极)之间。第七晶体管t7的栅电极可以连接到第二控制线cl2i。根据实施例，第二控制线cl2i可以是用于使形成在定位于第i水平线处的像素pxl的发光元件el中的有机电容器(由于发光元件el的结构而产生的寄生电容器)中充有的电压初始化的旁路控制线，并且可以在每个发光时段之前接收栅极导通电压的旁路控制信号。
[0097]
在实施例中，第二控制线cl2i可以是用于选择下一水平线的像素pxl的下一扫描线之中的任意一条扫描线，例如，用于选择第i+1水平线的像素pxl的第i+1扫描线si+1，但不限于此。例如，在另一实施例中，第二控制线cl2i可以是每个像素pxl的当前扫描线(即，扫描线si)，或者可以是与像素pxl的扫描线s1至sn分开形成的控制线。
[0098]
当栅极导通电压的第二控制信号在每帧的发光时段之前供应到第二控制线cl2i时，第七晶体管t7可以导通。当第七晶体管t7导通时，初始化电源vint的电压可以传输到发光元件el的一个电极。因此，当形成在发光元件el中的寄生电容器中充有的电荷被均匀地初始化时，像素pxl可以在每帧的发光时段期间展现出与每个数据信号对应地更均匀的亮度特性。
[0099]
存储电容器cst可以连接在第一电源elvdd与第一节点n1之间。存储电容器cst可以充有或存储与数据信号和第一晶体管t1的阈值电压对应的电压。
[0100]
在根据实施例的像素pxl中，开关晶体管可以由双或多结构晶体管(在下文中，称为“多结构晶体管”)形成。例如，在像素pxl包括一个或更多个开关晶体管的情况下，直接连接到第一节点n1的至少一个开关晶体管(例如，第三晶体管t3或第四晶体管t4或它们两者)可以是包括至少两个子晶体管的至少一个多结构晶体管。剩余的开关晶体管(即，除了至少一个多结构晶体管之外的开关晶体管)(例如，第二晶体管t2和第五晶体管t5至第七晶体管t7)可以由单结构的晶体管(在下文中，称为“单结构晶体管”)构造。
[0101]
例如，第三晶体管t3可以包括彼此串联连接的子晶体管或由彼此串联连接的子晶体管构造以减小漏电流。公共导电区csdr(例如，两个相邻的子晶体管之间的公共源/漏区)可以定位在子晶体管之间。
[0102]
例如，第三晶体管t3可以包括双晶体管或由双晶体管构造，双晶体管包括在第一节点n1与第一晶体管t1的第二电极之间串联连接的第3_1晶体管t3_1(第三晶体管t3的第
一子晶体管)和第3_2晶体管t3_2(第三晶体管t3的第二子晶体管)。公共导电区csdr可以定位在第3_1晶体管t3_1与第3_2晶体管t3_2之间。例如，第3_1晶体管t3_1和第3_2晶体管t3_2可以通过公共导电区csdr一体地或非一体地连接。
[0103]
第3_1晶体管t3_1和第3_2晶体管t3_2的栅电极可以共同地连接到扫描线si。因此，第3_1晶体管t3_1和第3_2晶体管t3_2可以与扫描信号对应地同时地导通或截止。
[0104]
类似地，第四晶体管t4可以包括彼此串联连接的子晶体管或由彼此串联连接的子晶体管构造以减小漏电流。公共导电区csdr可以定位在子晶体管之间。
[0105]
例如，第四晶体管t4可以包括双晶体管或由双晶体管构造，双晶体管包括在第一节点n1与初始化电源vint之间串联连接的第4_1晶体管t4_1(第四晶体管t4的第一子晶体管)和第4_2晶体管t4_2(第四晶体管t4的第二子晶体管)。公共导电区csdr可以定位在第4_1晶体管t4_1与第4_2晶体管t4_2之间。例如，第4_1晶体管t4_1和第4_2晶体管t4_2可以通过公共导电区csdr一体地或非一体地连接。
[0106]
第4_1晶体管t4_1和第4_2晶体管t4_2的栅电极可以共同地连接到第一控制线cl1i。因此，第4_1晶体管t4_1和第4_2晶体管t4_2可以与第一控制信号(例如，前一扫描信号)对应地同时地导通或截止。
[0107]
在实施例中，第三晶体管t3和第四晶体管t4中的每个可以由双结构晶体管构造，但公开不限于此。例如，在其他实施例中，第三晶体管t3和/或第四晶体管t4可以由多结构晶体管构造，并且构造第三晶体管t3和第四晶体管t4中的每个的子晶体管的数量可以根据实施例进行各种改变。例如，第三晶体管t3或第四晶体管t4或它们两者可以包括彼此串联连接且具有共同地连接到同一节点或信号线的栅电极的三个或更多个子晶体管或由彼此串联连接且具有共同地连接到同一节点或信号线的栅电极的三个或更多个子晶体管构造。
[0108]
在实施例中，第三晶体管t3和第四晶体管t4中的仅一个晶体管(例如，第三晶体管t3)可以由多结构晶体管形成，另一晶体管(例如，第四晶体管t4)可以形成为单结构晶体管。根据实施例，除了第三晶体管t3和第四晶体管t4之外的开关晶体管(例如，第二晶体管t2和第五晶体管t5至第七晶体管t7之中的至少一个晶体管(例如，第二晶体管t2))也可以由包括彼此串联连接的子晶体管的多结构晶体管形成。
[0109]
根据实施例的像素pxl可以包括至少一个开关晶体管，至少一个开关晶体管包括子晶体管或由子晶体管构造。根据实施例，当连接到第一节点n1的第三晶体管t3和第四晶体管t4中的至少一个由双或多结构晶体管构造时，可以减小或防止每个多结构晶体管(即，第三晶体管t3和/或第四晶体管t4)的漏电流。因此，在其中第三晶体管t3和第四晶体管t4中的每个由扫描信号和第一控制信号截止的时段期间，可以减小或防止通过第三晶体管t3和第四晶体管t4的漏电流。在这种情况下，可以稳定地保持第一节点n1的电压。因此，可以改善像素pxl的灰度表达，并且可以改善显示装置的图像质量。
[0110]
然而，即使第三晶体管t3和第四晶体管t4中的至少一个可以由双或多结构晶体管形成，也会难以完全地阻挡流过第三晶体管t3和/或第四晶体管t4的漏电流。例如，当连接到第三晶体管t3的栅电极的扫描线si的电压改变时，瞬态电流ioff_t3会在两个方向上流过第三晶体管t3。类似地，当连接到第四晶体管t4的栅电极的第一控制线cl1i的电压改变时，瞬态电流ioff_t4会在两个方向上流过第四晶体管t4。稍后将描述其详细描述。
[0111]
图3是示出根据实施例的像素pxl的驱动方法的信号的图形视图。例如，图3示出了
供应到连接到像素pxl的对应的信号线以驱动图2的像素pxl的驱动信号的波形。在图3中，还示出了第三晶体管t3和第四晶体管t4的公共导电区csdr的电压改变。
[0112]
参照图2和图3，一帧1f可以包括非发光时段nep和发光时段ep。
[0113]
每帧1f的非发光时段nep是在其间栅极截止电压的发光控制信号供应到每个像素pxl的发光控制线ei的时段。可以在非发光时段nep期间将扫描信号供应到连接到像素pxl的扫描线。作为用于图2的第i水平线的像素pxl的驱动方法的示例，可以在每帧1f的非发光时段nep期间将栅极导通电压的第一控制信号(例如，前一扫描信号)、扫描信号(即，当前扫描信号)和栅极导通电压的第二控制信号(例如，下一扫描信号)顺序地供应到第一控制线cl1i(例如，第i-1扫描线si-1)、第i扫描线si和第二控制线cl2i(例如，第i+1扫描线si+1)。在下文中，将在第一控制线cl1i和第二控制线cl2i分别是第i-1扫描线si-1和第i+1扫描线si+1的情况下描述根据图2的实施例的像素pxl的操作过程。
[0114]
当将栅极截止电压的发光控制信号供应到发光控制线ei时，第五晶体管t5和第六晶体管t6可以截止。因此，驱动电流的电流路径可以被阻挡，因此像素pxl可以保持非发光状态。
[0115]
当将栅极导通电压的扫描信号供应到第i-1扫描线si-1时，第四晶体管t4可以导通。因此，第一节点n1可以被初始化为初始化电源vint的电压。
[0116]
当将栅极导通电压的扫描信号供应到第i扫描线si时，第二晶体管t2和第三晶体管t3可以导通。第一晶体管t1可以通过第三晶体管t3以二极管连接的形式导通。因此，来自数据线dj的数据信号可以顺序地通过第二晶体管t2、第一晶体管t1和第三晶体管t3传输到第一节点n1。此时，与数据信号和第一晶体管t1的阈值电压对应的电压(例如，数据信号的电压与第一晶体管t1的阈值电压之间的差电压)可以传输到第一节点n1，传输到第一节点n1的电压可以存储在存储电容器cst中。
[0117]
当将栅极导通电压的扫描信号供应到第i+1扫描线si+1时，第七晶体管t7可以导通。因此，初始化电源vint的电压可以传输到发光元件el的阳极电极，因此可以使在前一帧时段期间在发光元件el的寄生电容器中充有的电荷初始化。
[0118]
当将发光控制线ei的电压改变为栅极导通电压时，非发光时段nep可以结束，并且发光时段ep可以在非发光时段nep之后开始。在每帧1f的发光时段ep期间，发光控制线ei的电压可以保持在栅极导通电压。因此，第五晶体管t5和第六晶体管t6可以导通，因此在像素pxl中可以形成驱动电流可以流过其的电流路径。
[0119]
在每帧1f的发光时段ep期间，第一晶体管t1可以产生与第一节点n1的电压对应的驱动电流。驱动电流可以从第一电源elvdd顺序地通过第五晶体管t5、第一晶体管t1、第六晶体管t6和发光元件el流到第二电源elvss。因此，发光元件el可以以与驱动电流对应的亮度发光。
[0120]
然而，在每帧1f的非发光时段nep期间，例如，在其中栅极导通电压的扫描信号供应到第i扫描线si的时段期间，当将与黑色灰度对应的数据信号供应到数据线dj时，第一晶体管t1可以不产生驱动电流。在这种情况下，即使在相应的帧的发光时段ep中，像素pxl也可以保持非发光状态且可以表达黑色灰度。
[0121]
在上述方法中，像素pxl可以表达与每帧1f的数据信号对应的亮度。
[0122]
在实施例中，连接到第一节点n1的至少一个开关晶体管(例如，第三晶体管t3或第
四晶体管t4或者两者)可以形成为双或多结构晶体管。因此，可以在一定程度上减小像素pxl的漏电流。
[0123]
然而，即使第三晶体管t3和第四晶体管t4中的至少一个由多结构晶体管形成，也会难以完全地阻挡流过第三晶体管t3和/或第四晶体管t4的漏电流。例如，在第三晶体管t3和第四晶体管t4中的至少一个中，由于对应的子晶体管之间的公共导电区csdr处于浮置状态，因此当每个栅极电压改变时会出现瞬态电流。
[0124]
例如，由于在时间t1处停止向第i-1扫描线si-1供应扫描信号并由此第i-1扫描线si-1的电压增加，因此第四晶体管t4的公共导电区csdr的电压v[csdr_t4]会增加。在这种情况下，瞬态电流ioff_t4会在两个方向上流过第四晶体管t4。例如，在第四晶体管t4中，较大电流量的第一瞬态电流ioff1(也称为“主瞬态电流”)会在朝向初始化电源vint的方向上流动，较小电流量的第二瞬态电流ioff2(也称为“子瞬态电流”)会在朝向第一节点n1的方向上流动。
[0125]
类似地，由于在时间t2处停止向第i扫描线si供应扫描信号并由此第i扫描线si的电压增加，因此第三晶体管t3的公共导电区csdr的电压v[csdr_t3]会增加。在这种情况下，瞬态电流ioff_t3会在两个方向上流过第三晶体管t3。例如，在第三晶体管t3中，较大电流量的第一瞬态电流ioff1会在朝向第一节点n1的方向上流动，较小电流量的第二瞬态电流ioff2会在朝向第一晶体管t1的方向上流动。这里，第一瞬态电流ioff1和第二瞬态电流ioff2可以分别指在给定晶体管(例如，第三晶体管t3和/或第四晶体管t4)中产生的两个方向的瞬态电流之中的主瞬态电流和子瞬态电流。根据实施例，流过第三晶体管t3的第一瞬态电流ioff1和第二瞬态电流ioff2可以与流过第四晶体管t4的第一瞬态电流ioff1和第二瞬态电流ioff2相同或不同。
[0126]
当在连接到第一节点n1的第三晶体管t3和第四晶体管t4中的至少一个中出现瞬态电流ioff_t3和ioff_t4时，会改变第一节点n1的电压。因此，每个像素pxl会无法充分地表达与每帧的数据信号对应的亮度。
[0127]
例如，在其中以比参考频率低的低频率(例如，以约60h)驱动像素pxl的低频模式下，随着每帧1f持续更长时间，第一节点n1的电压改变(例如，电压增加)会被增强。在这种情况下，与在高频模式下相比，在显示装置中会发生更大的图像质量降低，诸如用户会识别的闪烁的发生。
[0128]
因此，在实施例中，公开了能够减小或防止在设置在像素pxl中的至少一个开关晶体管中会出现的漏电流的结构。例如，在下面将描述的实施例中，公开了能够减小或阻挡在连接到第一节点n1的第三晶体管t3和第四晶体管t4中的至少一个中会出现的瞬态电流ioff_t3和ioff_t4的像素pxl的结构。
[0129]
图4a至图4d分别示出根据实施例的像素pxl。例如，图4a至图4d示出了可以设置在图1的显示区域da中的像素pxl的不同实施例。在描述图4a至图4d的实施例中，与上述实施例(例如，图2的像素pxl的实施例)的组件相同或相似的组件由相同的附图标记表示，并且将省略关于以上先前描述的相同特征的详细描述。
[0130]
参照图4a，第三晶体管t3可以由双或多结构晶体管形成，并且可以包括在第3_1晶体管t3_1与第3_2晶体管t3_2之间的公共导电区csdr。像素pxl可以包括设置为与第三晶体管t3的公共导电区csdr叠置的导电图案cdp。例如，导电图案cdp可以设置在第三晶体管t3
的有源层下方以与第三晶体管t3的公共导电区csdr叠置。根据实施例，导电图案cdp可以被视为第三晶体管t3的组件或者可以被视为像素pxl的与第三晶体管t3分开的组件。
[0131]
另外，晶体管的编号可以是任意的，因此第三晶体管t3可以是任意指定的编号。例如，在不脱离公开的精神和范围的情况下，第三晶体管t3可以被标记为第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管等。晶体管的标识是为了便于描述且不限于此。
[0132]
导电图案cdp可以通过包括至少一种导电材料而具有导电性。导电图案cdp可以是透明的、不透明的或半透明的。例如，导电图案cdp可以是由遮光金属形成的遮光图案，但不限于此。
[0133]
在实施例中，导电图案cdp可以是电隔离的。例如，导电图案cdp可以与导电图案cdp附近的其他电路元件绝缘和/或浮置。
[0134]
当导电图案cdp设置为与第三晶体管t3的公共导电区csdr叠置(例如，在公共导电区csdr下方)时，可以使公共导电区csdr的电势稳定。例如，当导电图案cdp由金属形成时，由于金属本身具有功函数，因此即使导电图案cdp是电隔离的，也可以使公共导电区csdr的电势稳定。
[0135]
根据上述实施例，即使第三晶体管t3的栅极电压会被改变，也可以减小构造第三晶体管t3的子晶体管之间的公共导电区csdr的电压改变或使构造第三晶体管t3的子晶体管之间的公共导电区csdr的电压改变最小化。因此，通过有效地减小或防止在第三晶体管t3中产生的漏电流(具体地，瞬态电流ioff_t3)，可以减小第一节点n1的非预期的电压改变或使第一节点n1的非预期的电压改变最小化，并且可以使像素pxl的操作特性稳定。
[0136]
参照图4b，第四晶体管t4可以由双或多结构晶体管形成，并且可以包括在第4_1晶体管t4_1与第4_2晶体管t4_2之间的公共导电区csdr。像素pxl可以包括设置为与第四晶体管t4的公共导电区csdr叠置的导电图案cdp。例如，导电图案cdp可以设置在第四晶体管t4的有源层下方以与第四晶体管t4的公共导电区csdr叠置。根据实施例，导电图案cdp可以被视为第四晶体管t4的组件或者可以被视为像素pxl的与第四晶体管t4分开的组件。
[0137]
导电图案cdp可以通过包括至少一种导电材料而具有导电性。导电图案cdp可以是透明的、不透明的或半透明的。例如，导电图案cdp可以是由遮光金属形成的遮光图案，但不限于此。
[0138]
在实施例中，导电图案cdp可以是电隔离的。例如，导电图案cdp可以与导电图案cdp附近的其他电路元件绝缘和/或浮置。当导电图案cdp设置为与第四晶体管t4的公共导电区csdr叠置(例如，在公共导电区csdr下方)时，可以使公共导电区csdr的电势稳定。
[0139]
根据上述实施例，即使第四晶体管t4的栅极电压会被改变，也可以减小构造第四晶体管t4的子晶体管之间的公共导电区csdr的电压改变或使构造第四晶体管t4的子晶体管之间的公共导电区csdr的电压改变最小化。因此，通过有效地减小或防止在第四晶体管t4中产生的漏电流(具体地，瞬态电流ioff_t4)，可以减小第一节点n1的非预期的电压改变或使第一节点n1的非预期的电压改变最小化，并且可以使像素pxl的操作特性稳定。
[0140]
参照图4c，像素pxl可以包括设置为与第三晶体管t3和第四晶体管t4中的每个的公共导电区csdr叠置的导电图案cdp。因此，即使第三晶体管t3和第四晶体管t4中的每个的栅极电压会被改变，也可以有效地减小或防止在第三晶体管t3和第四晶体管t4中的每个中
产生的漏电流(具体地，瞬态电流ioff_t3和ioff_t4)，并且可以使像素pxl的操作特性稳定。
[0141]
参照图4d，包括在像素pxl中的至少一个开关晶体管可以包括包含至少三个子晶体管的多结构晶体管。例如，第三晶体管t3可以由多结构晶体管(例如，三重结构)构造，多结构晶体管(例如，三重结构)包括彼此串联连接的第3_1晶体管t3_1、第3_2晶体管t3_2和第3_3晶体管t3_3，第四晶体管t4可以由多结构晶体管(例如，三重结构)构造，多结构晶体管(例如，三重结构)包括彼此串联连接的第4_1晶体管t4_1、第4_2晶体管t4_2和第4_3晶体管t4_3。
[0142]
在这种情况下，第三晶体管t3和第四晶体管t4中的每个可以包括定位在两个相邻的子晶体管之间的至少两个公共导电区csdr。例如，第三晶体管t3和第四晶体管t4中的每个的有源层可以包括插入或设置在至少三个子晶体管的有源层之间的至少两个公共导电区csdr。
[0143]
在实施例中，像素pxl可以包括与公共导电区csdr中的每个叠置的导电图案cdp。例如，像素pxl可以包括与第三晶体管t3的公共导电区csdr中的每个叠置的导电图案cdp(例如，两个导电图案cdp)以及与第四晶体管t4的公共导电区csdr中的每个叠置的导电图案cdp(例如，两个导电图案cdp)。
[0144]
在另一实施例中，像素pxl的开关晶体管中的仅一个晶体管(例如，第三晶体管t3或第四晶体管t4)可以由包括至少三个子晶体管的多结构晶体管形成，剩余的开关晶体管中的每个可以由单结构晶体管形成。在这种情况下，像素pxl可以包括至少两个导电图案cdp，至少两个导电图案cdp与形成在任意一个开关晶体管的有源层中的至少两个公共导电区csdr中的每个叠置。
[0145]
导电图案cdp可以与第三晶体管t3和/或第四晶体管t4中的每个的有源层叠置或部分叠置以与每个公共导电区csdr叠置。例如，导电图案cdp可以彼此分隔开且单独地设置在每个公共导电区csdr下方。
[0146]
如在上述实施例中，根据实施例的像素pxl包括开关晶体管，开关晶体管中的至少一个开关晶体管可以由包括至少一个公共导电区csdr的多结构晶体管构造。例如，直接连接到第一节点n1的第三晶体管t3和第四晶体管t4中的至少一个可以被构造为多结构晶体管。像素pxl可以包括与第三晶体管t3和第四晶体管t4中的至少一个的有源层叠置或部分叠置的至少一个导电图案cdp。例如，像素pxl可以包括设置在每个公共导电区csdr下方的至少一个导电图案cdp。
[0147]
根据上述实施例，即使第三晶体管t3和第四晶体管t4中的至少一个的栅极电压会被改变，通过减小构造第三晶体管t3和第四晶体管t4中的至少一个的子晶体管之间的公共导电区csdr的电压改变或使构造第三晶体管t3和第四晶体管t4中的至少一个的子晶体管之间的公共导电区csdr的电压改变最小化，也可以有效地减小或防止在第三晶体管t3和第四晶体管t4中的至少一个中产生的漏电流(具体地，瞬态电流ioff_t3和ioff_t4)。因此，可以减小第一节点n1的非预期的电压改变或使第一节点n1的非预期的电压改变最小化，并且可以使像素pxl的操作特性稳定。例如，即使在低频模式下，也可以减小由于漏电流引起的像素pxl的亮度改变或使由于漏电流引起的像素pxl的亮度改变最小化。因此，可以改善显示装置的图像质量，诸如防止闪烁。
[0148]
根据上述实施例，导电图案cdp可以形成为与每个公共导电区csdr对应，因此可以减小第三晶体管t3和第四晶体管t4中的至少一个的漏电流而不形成低密度掺杂区(也称为“轻掺杂漏(ldd)区”)。因此，可以进一步简化像素pxl和具有该像素pxl的显示装置的制造工艺，并且可以通过减小由于工艺偏差引起的像素pxl的特性偏差来进一步改善显示装置的图像质量。
[0149]
图5a至图5d分别示出根据实施例的像素pxl。例如，图5a至图5d示出了根据图4a至图4d的实施例的像素pxl的修改实施例。在描述图5a至图5d的实施例时，与上述实施例的组件相同或相似的组件由相同的附图标记表示，并且将省略关于以上先前描述的相同特征的详细描述。
[0150]
参照图4a至图4d和图5a至图5d，每个导电图案cdp可以连接到相应的开关晶体管的栅电极。在这种情况下，导电图案cdp可以是多结构的开关晶体管的组件中的一个，并且可以形成为栅-沉结构(gate-sink structure)。
[0151]
例如，与第三晶体管t3的公共导电区csdr叠置的导电图案cdp可以与构造第三晶体管t3的第3_1晶体管t3_1、第3_2晶体管t3_2和/或第3_3晶体管t3_3的栅电极一起连接到第i扫描线si。类似地，与第四晶体管t4的公共导电区csdr叠置的导电图案cdp可以与构造第四晶体管t4的第4_1晶体管t4_1、第4_2晶体管t4_2和/或第4_3晶体管t4_3的栅电极一起连接到第i第一控制线cl1i。
[0152]
在上述实施例中，可以使与每个导电图案cdp叠置的公共导电区csdr的电势稳定。例如，通过将导电图案cdp的电压设定为供应到信号线(例如，第i扫描线si和/或第i第一控制线cl1i)的信号的电压，可以使与导电图案cdp叠置的公共导电区csdr的电势稳定。因此，可以使像素pxl的操作特性稳定，并且可以改善显示装置的图像质量。
[0153]
图6a至图6d分别示出根据实施例的像素pxl。例如，图6a至图6d示出了根据图4a至图4d的实施例的像素pxl的修改实施例。在描述图6a至图6d的实施例时，与上述实施例的组件相同或相似的组件由相同的附图标记表示，并且将省略关于以上先前描述的相同特征的详细描述。
[0154]
参照图4a至图4d和图6a至图6d，每个导电图案cdp可以连接到相应的开关晶体管的源电极。在这种情况下，导电图案cdp可以是多结构的开关晶体管的组件中的一个，并且可以形成为源-沉结构(source-sink structure)。
[0155]
例如，与第三晶体管t3的公共导电区csdr叠置的导电图案cdp可以连接到第三晶体管t3的源电极(例如，第一晶体管t1与第三晶体管t3之间的节点)。类似地，与第四晶体管t4的公共导电区csdr叠置的导电图案cdp可以连接到第四晶体管t4的源电极(例如，第四晶体管t4的连接到第一节点n1的一个电极)。
[0156]
在上述实施例中，可以使与每个导电图案cdp叠置的公共导电区csdr的电势稳定。例如，通过将导电图案cdp的电压设定为供应到与每个导电图案cdp对应的开关晶体管的源电极的信号的电压，可以使与导电图案cdp叠置的公共导电区csdr的电势稳定。因此，可以使像素pxl的操作特性稳定，并且可以改善显示装置的图像质量。
[0157]
图7a至图7d分别示出根据实施例的像素pxl。例如，图7a至图7d示出根据图4a至图4d的实施例的像素pxl的修改实施例。在描述图7a至图7d的实施例时，与上述实施例的组件相同或相似的组件由相同的附图标记表示，并且将省略关于以上先前描述的相同特征的详
细描述。
[0158]
参照图4a至图4d和图7a至图7d，每个导电图案cdp可以连接到电源vs。在实施例中，电源vs可以是供应到像素pxl和/或驱动电路的操作电源。例如，电源vs可以是供应到像素pxl的高电势像素电源(即，第一电源elvdd)，或者是高电势操作电源(例如，用于供应作为栅极截止电压的栅极高电压(vgh)的第一驱动电源)。例如，电源vs可以是各种类型和/或电平的操作电源。
[0159]
在上述实施例中，可以使与每个导电图案cdp叠置的公共导电区csdr的电势稳定。例如，通过将导电图案cdp的电压设定为电源vs的电压，可以使与导电图案cdp叠置的公共导电区csdr的电势稳定。因此，可以使像素pxl的操作特性稳定，并且可以改善显示装置的图像质量。
[0160]
图8和图9分别示出根据实施例的多结构的开关晶体管tsw的示意性剖面结构。为了方便起见，在图8和图9中，将公开双晶体管作为多结构的开关晶体管tsw的示例。
[0161]
根据实施例，根据图8和图9的实施例的开关晶体管tsw中的每个可以是可以设置在根据图4a至图7d的实施例的像素pxl中的开关晶体管中的任意一个。例如，像素pxl可以包括开关晶体管，开关晶体管中的至少一个可以由多结构晶体管构造，多结构晶体管包括第一沟道区chr1和第二沟道区chr2以及在第一沟道区chr1与第二沟道区chr2之间的公共导电区csdr。
[0162]
根据图8和图9的实施例的开关晶体管tsw中的每个可以表示可以设置在根据图4a至图7d的实施例的像素pxl中的多结构晶体管。例如，根据图4a至图7d的实施例的第三晶体管t3和第四晶体管t4中的至少一个可以由根据图8或图9的实施例的开关晶体管tsw的结构形成。
[0163]
参照图8和图9，根据实施例的开关晶体管tsw可以包括有源层act、栅电极ge以及第一电极et1和第二电极et2，有源层act设置在基体层bsl的其上可以形成有缓冲层bfl的表面上，栅电极ge与有源层act的表面叠置且栅极绝缘膜gi插入或设置在栅电极ge与有源层act之间，第一电极et1和第二电极et2与有源层act分隔开且连接到有源层act的不同区域。导电图案cdp可以设置在开关晶体管tsw的一个区域(例如，公共导电区csdr)下方。导电图案cdp可以被视为是开关晶体管tsw的组件。
[0164]
根据实施例，开关晶体管tsw可以包括用于形成每个子晶体管的沟道的沟道区。例如，开关晶体管tsw的有源层act可以包括彼此分隔开的第一沟道区chr1和第二沟道区chr2，并且公共导电区csdr插入或设置在第一沟道区chr1与第二沟道区chr2之间。根据实施例，第一沟道区chr1可以形成第一子晶体管(例如，第3_1晶体管t3_1或第4_1晶体管t4_1)的沟道，第二沟道区chr2可以形成第二子晶体管(例如，第3_2晶体管t3_2或第4_2晶体管t4_2)的沟道。
[0165]
将从下层描述图8和图9中公开的元件。基体层bsl可以是用于形成显示面板的基体构件。根据实施例，基体层bsl可以是刚性或柔性基底或膜，基体层bls的材料或物理性质不受特别限制。例如，基体层bsl可以是由玻璃或钢化玻璃形成的刚性基底、塑料或金属材料的柔性基底(或薄膜)或者至少一层的绝缘膜，并且基体层bsl的材料和/或物理性质不受特别限制。基体层bsl可以是透明的，但不限于此。例如，基体层bsl可以由透明、半透明、不透明或反射的基体构件形成。
[0166]
导电图案cdp可以设置在基体层bsl的表面上。
[0167]
导电图案cdp可以设置在有源层act下方以与开关晶体管tsw的有源层act叠置。例如，导电图案cdp可以设置在有源层act下方以与公共导电区csdr叠置。因此，可以使公共导电区csdr的电势稳定。
[0168]
根据实施例，导电图案cdp可以与公共导电区csdr周围的有源层act叠置，并且可以与有源层act叠置或部分叠置。例如，在如图8中示出的示意性剖视图中，导电图案cdp可以具有比公共导电区csdr的宽度或长度大的宽度或长度。可选地，在如图9中示出的示意性剖视图中，导电图案cdp可以具有比公共导电区csdr的宽度或长度小的宽度或长度。例如，导电图案cdp可以与有源层act部分地叠置，以在连接定位于有源层act的端部处的第一导电区cdr1和第二导电区cdr2的线上相对于公共导电区csdr具有基本上对称的形状。换句话说，公共导电区csdr可以设置在有源层act的大致中心区域处，使得有源层act可以相对于公共导电区csdr基本上对称，并且导电图案cdp设置为与公共导电区csdr对应或面对公共导电区csdr。在这种情况下，在连接第一导电区cdr1和第二导电区cdr2的线上，当有源层act具有第一长度l1时，导电图案cdp可以具有比第一长度l1短的第二长度l2。
[0169]
导电图案cdp和公共导电区csdr的结构、形状和尺寸不限于图中示出的结构、形状和尺寸，并且可以包括公开的精神和范围内的任何结构或形状或尺寸。例如，在示意性剖视图中，导电图案cdp可以具有大致梯形形状，公共导电区csdr可以具有大致平行四边形、菱形或矩形形状。导电图案cdp和公共导电区csdr的厚度不受限制且可以包括公开的精神和范围内的任意厚度，以实现公共导电区csdr的稳定以及串扰和闪烁的减少。
[0170]
类似地，导电图案cdp和公共导电区csdr的材料不受限制且可以包括公开的精神和范围内的任意材料，以实现公共导电区csdr的稳定以及串扰和闪烁的减少。
[0171]
在至少如图8和图9中示出的实施例中，导电图案cdp和公共导电区csdr可以设置或基本上位于栅电极ge的第一栅电极ge1与第二栅电极ge2之间。
[0172]
在至少如图8和图9中示出的实施例中，导电图案cdp和公共导电区csdr可以设置或基本上位于第一栅电极ge1的上电极ge1_2和下电极ge1_1与第二栅电极ge2的上电极ge2_2和下电极ge2_1之间。
[0173]
在实施例中，导电图案cdp可以设置为不与第一沟道区chr1和第二沟道区chr2中的至少一个区域叠置。例如，导电图案cdp可以设置为不完全地覆盖第一沟道区chr1和第二沟道区chr2的下部。
[0174]
例如，如图8中所示，导电图案cdp可以与邻近于公共导电区csdr的第一沟道区chr1和/或第二沟道区chr2叠置或部分叠置。如图9中所示，导电图案cdp可以形成为具有不与第一沟道区chr1和第二沟道区chr2叠置的较小面积。
[0175]
在这种情况下，可以减小可能由导电图案cdp产生的寄生电容或使可能由导电图案cdp产生的寄生电容最小化。因此，可以确保开关晶体管tsw的操作特性(例如，操作速度等)，并且可以防止串扰。
[0176]
缓冲层bfl可以设置在基体层bsl的包括导电图案cdp的表面上。
[0177]
缓冲层bfl可以形成在基体层bsl的表面上，并且可以通过形成缓冲层bfl来防止杂质扩散到将形成在其上的电路元件(例如，开关晶体管tsw)。缓冲层bfl可以由单层构造，但也可以由至少两层的多层构造。当缓冲层bfl设置为多层时，每个层可以由相同或相似的
材料或不同的材料形成。例如，缓冲层bfl可以由包括氮化硅膜(sin
x
)和氧化硅膜(sio
x
)的多层形成。
[0178]
有源层act可以设置在基体层bsl的包括缓冲层bfl的表面上。
[0179]
有源层act可以包括彼此分隔开的第一导电区cdr1和第二导电区cdr2、插入或设置在第一导电区cdr1与第二导电区cdr2之间的第一沟道区chr1和第二沟道区chr2以及插入或设置在第一沟道区chr1与第二沟道区chr2之间的公共导电区csdr。根据实施例，有源层act可以是由多晶硅、非晶硅、氧化物半导体等形成的半导体图案。例如，有源层act的一个区域可以是其中可以不掺杂杂质的本征半导体区，有源层act的另一区域可以是其中掺杂杂质的导电区。例如，第一沟道区chr1和第二沟道区chr2可以是本征半导体区，第一导电区cdr1和第二导电区cdr2以及公共导电区csdr可以是其中可以掺杂诸如n型或p型杂质的杂质的导电区。
[0180]
根据实施例，第一沟道区chr1以及定位在第一沟道区chr1的两侧处的第一导电区cdr1和公共导电区csdr可以构造第一子晶体管的有源层。第二沟道区chr2以及定位在第二沟道区chr2的两侧处的公共导电区csdr和第二导电区cdr2可以构造第二子晶体管的有源层。
[0181]
根据实施例，第一导电区cdr1和公共导电区csdr可以是第一子晶体管的源区和漏区。例如，当第一导电区cdr1是第一子晶体管的源区时，公共导电区csdr可以是第一子晶体管的漏区。
[0182]
类似地，公共导电区csdr和第二导电区cdr2可以是第二子晶体管的源区和漏区。例如，当公共导电区csdr是第二子晶体管的源区时，第二导电区cdr2可以是第二子晶体管的漏区。
[0183]
栅极绝缘膜gi可以设置在基体层bsl的包括有源层act的表面上。
[0184]
栅极绝缘膜gi可以设置在有源层act上以覆盖有源层act。栅极绝缘膜gi可以插入或设置在有源层act与栅电极ge之间。根据实施例，栅极绝缘膜gi可以由单层或多层形成，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，栅极绝缘膜gi可以包括各种类型的有机/无机绝缘材料，无机绝缘材料包括氮化硅(sin
x
)和/或氧化硅(sio
x
)等，栅极绝缘膜gi的结构和/或构造材料不特别限于此。
[0185]
栅电极ge可以设置在基体层bsl的包括栅极绝缘膜gi的表面上。
[0186]
栅电极ge可以由与对应的沟道区叠置的子栅电极构造，并且栅极绝缘膜gi插入或设置在子栅电极与对应的沟道区之间，子栅电极可以一体地或非一体地彼此连接。例如，栅电极ge可以包括与第一沟道区chr1叠置的第一栅电极ge1以及连接到第一栅电极ge1且与第二沟道区chr2叠置的第二栅电极ge2。根据实施例，第一栅电极ge1可以构造第一子晶体管的栅电极，第二栅电极ge2可以构造第二子晶体管的栅电极。
[0187]
在实施例中，栅电极ge可以由多层构造。例如，第一栅电极ge1可以包括设置在栅极绝缘膜gi上的下电极ge1_1以及设置在层间绝缘膜ild上且连接到下电极ge1_1的上电极ge1_2。类似地，第二栅电极ge2可以包括设置在栅极绝缘膜gi上的下电极ge2_1以及设置在层间绝缘膜ild上且连接到下电极ge2_1的上电极ge2_2。
[0188]
在实施例中，栅电极ge可以由单层构造。例如，第一栅电极ge1和第二栅电极ge2可以仅由设置在栅极绝缘膜gi上的下电极ge1_1和ge2_1中的每个形成。
[0189]
层间绝缘膜ild可以设置在基体层bsl的包括对应的第一栅电极ge1的下电极ge1_1和第二栅电极ge2的下电极ge2_1的表面上。
[0190]
层间绝缘膜ild可以由单层或多层构造，并且可以包括至少一种无机绝缘材料和/或有机绝缘材料。例如，层间绝缘膜ild可以包括各种类型的有机/无机绝缘材料，无机绝缘材料包括氮化硅(sin
x
)和/或氧化硅(sio
x
)等，层间绝缘膜ild的结构和/或构造材料不特别限于此。
[0191]
开关晶体管tsw的第一电极et1和第二电极et2可以设置在基体层bsl的包括层间绝缘膜ild的表面上。例如，当第一栅电极ge1和/或第二栅电极ge2由多层形成时，第一栅电极ge1的上电极ge1_2和/或第二栅电极ge2的上电极ge2_2可以相应地进一步设置在层间绝缘膜ild上。
[0192]
第一电极et1和第二电极et2可以连接到有源层act的不同区域。例如，第一电极et1可以通过第一接触孔ch1连接到第一导电区cdr1，第二电极et2可以通过第二接触孔ch2连接到第二导电区cdr2。
[0193]
根据实施例，第一电极et1可以是开关晶体管tsw的源电极se和漏电极de中的任意一个，第二电极et2可以是源电极se和漏电极de中的另一个。例如，当第一电极et1是开关晶体管tsw的源电极se时，第二电极et2可以是开关晶体管tsw的漏电极de。相反，当第一电极et1是开关晶体管tsw的漏电极de时，第二电极et2可以是开关晶体管tsw的源电极se。
[0194]
在公开中，第一电极et1和第二电极et2的位置没有特别限制，并且可以根据实施例进行各种改变。根据实施例，可以省略第一电极et1和第二电极et2中的至少一个。
[0195]
例如，当开关晶体管tsw通过第一导电区cdr1直接连接到另一电路元件(例如，至少一个其他晶体管和/或电容器等)时，可以省略第一电极et1。第一导电区cdr1可以是开关晶体管tsw的源电极se或漏电极de。
[0196]
类似地，当开关晶体管tsw通过第二导电区cdr2直接连接到另一电路元件时，可以省略第二电极et2。第二导电区cdr2可以是开关晶体管tsw的源电极se或漏电极de。
[0197]
可选地，第一导电区cdr1和/或第二导电区cdr2可以被视为开关晶体管tsw的源电极se和/或漏电极de。第一电极et1和/或第二电极et2可以被视为连接到开关晶体管tsw的一个电极的另一电路元件的布线或电极。
[0198]
如在上述实施例中，包括在像素pxl中的至少一个开关晶体管tsw可以被构造为双或多结构晶体管。例如，开关晶体管tsw可以包括通过公共导电区csdr连接的第一子晶体管和第二子晶体管。
[0199]
根据实施例，第一子晶体管可以包括包含第一沟道区chr1的第一有源层以及与第一沟道区chr1叠置的第一栅电极ge1。第一子晶体管可以包括连接到第一有源层的一个区域的至少一个电极(例如，第一电极et1)。
[0200]
第一有源层可以包括定位在第一沟道区chr1的两侧处的第一导电区cdr1和公共导电区csdr以及第一沟道区chr1。第一导电区cdr1和公共导电区csdr可以构造第一子晶体管的源区和漏区。
[0201]
类似地，第二子晶体管可以包括包含第二沟道区chr2的第二有源层以及与第二沟道区chr2叠置的第二栅电极ge2。第二子晶体管可以包括连接到第二有源层的一个区域的至少一个电极(例如，第二电极et2)。
[0202]
第二有源层可以包括定位在第二沟道区chr2的两侧处的公共导电区csdr和第二导电区cdr2以及第二沟道区chr2。公共导电区csdr和第二导电区cdr2可以构造第二子晶体管的源区和漏区。
[0203]
导电图案cdp可以设置在构造上述实施例的开关晶体管tsw的子晶体管之间的公共导电区csdr下方，以与有源层act叠置或部分叠置。因此，在使公共导电区csdr的电势稳定以减小瞬态电流的同时，可以确保开关晶体管tsw的操作特性(例如，高操作速度)，并且可以防止串扰。
[0204]
当导电图案cdp被视为开关晶体管tsw的组件时，相邻的子晶体管可以共用一个导电图案cdp。开关晶体管tsw的第一子晶体管(例如，图4a至图7d的第3_1晶体管t3_1和/或第4_1晶体管t4_1)和最后子晶体管(例如，第3_2晶体管t3_2或第3_3晶体管t3_3和/或第4_2晶体管t4_2或第4_3晶体管t4_3)可以包括仅定位在每个沟道区的一侧处的导电图案cdp。因此，第一子晶体管和最后子晶体管中的每个可以具有不对称的剖面结构。
[0205]
图10a至图10d分别示出根据实施例的针对多结构的开关晶体管tsw的平面结构。例如，图10a和图10b分别示出了与根据图8和图9的实施例的开关晶体管tsw对应的平面结构的实施例。图10c和图10d示出了根据图10a和图10b的实施例的开关晶体管tsw的修改实施例。
[0206]
参照图10a和图10b，开关晶体管tsw可以包括有源层act、与有源层act的不同区域叠置的第一栅电极ge1和第二栅电极ge2以及连接到有源层act的两端的第一电极et1和第二电极et2。根据实施例，第一栅电极ge1和第二栅电极ge2可以共同地连接到同一栅极线gl。例如，第一栅电极ge1和第二栅电极ge2可以一体地连接到栅极线gl。
[0207]
在实施例中，开关晶体管tsw可以是根据上述实施例的连接到每个像素pxl处的第一节点n1的第三晶体管t3和/或第四晶体管t4。当开关晶体管tsw是第三晶体管t3时，栅极线gl可以是第i扫描线si。另一方面，当开关晶体管tsw是第四晶体管t4时，栅极线gl可以是第i第一控制线cl1i。
[0208]
导电图案cdp可以设置在开关晶体管tsw的有源层act下方以与有源层act的一个区域叠置。
[0209]
在实施例中，导电图案cdp可以如图10a中所示的与第一栅电极ge1和/或第二栅电极ge2叠置或部分叠置。有源层act的第一沟道区chr1和第二沟道区chr2可以设置在与第一栅电极ge1和/或第二栅电极ge2叠置的区域中。例如，根据实施例，导电图案cdp可以与第一沟道区chr1和/或第二沟道区chr2的一个区域叠置。
[0210]
在实施例中，导电图案cdp可以如图10b中所示的不与第一栅电极ge1和/或第二栅电极ge2叠置。例如，根据实施例，导电图案cdp可以具有比如图10a中示出的面积小的面积(例如，更小的宽度和/或长度)，以不与第一沟道区chr1和第二沟道区chr2叠置。
[0211]
参照图10c和图10d，有源层act的至少一端可以直接连接到其附近的其他电路元件(例如，另一相邻晶体管的有源层)和/或布线。在这种情况下，可以省略第一电极et1和/或第二电极et2。
[0212]
开关晶体管tsw的平面结构不限于上述实施例。例如，在实施例中，导电图案cdp的区域可以延伸为使得导电图案cdp可以与栅极线gl(或栅电极ge)、第一电极et1或第二电极et2或者电力线叠置。电源的信号或电压可以通过将导电图案cdp连接到栅极线gl、第一电
极et1或第二电极et2或者电力线供应到导电图案cdp。
[0213]
图11示出根据实施例的像素pxl的示意性剖面结构。例如，图11示出了根据图8的实施例的像素pxl的包括开关晶体管tsw和导电图案cdp的一个区域的示意性剖面。在描述图11的实施例时，将省略关于以上先前描述的相同特征的对上述开关晶体管tsw和导电图案cdp的详细描述。
[0214]
参照图1至图11，像素pxl可以包括包含开关晶体管tsw和存储电容器cst的电路元件以及发光元件el。例如，像素pxl和包括像素pxl的显示面板可以包括背板层bpl(也称为“电路元件层”或“电路层”)和显示元件层dpl，背板层bpl(也称为“电路元件层”或“电路层”)中设置有每个像素pxl的电路元件和连接到电路元件的布线，显示元件层dpl设置在背板层bpl上且具有其中可以设置有每个像素pxl的发光元件el的区域。
[0215]
根据实施例，存储电容器cst可以包括分别设置在与开关晶体管tsw的任意一个电极相同或不同的层上的第一电容器电极ce1和第二电容器电极ce2。例如，第一电容器电极ce1可以与第一栅电极ge1的下电极ge1_1和第二栅电极ge2的下电极ge2_1一起设置在栅极绝缘膜gi上，第二电容器电极ce2可以设置在与开关晶体管tsw的电极的层不同的层上。
[0216]
例如，层间绝缘膜ild可以形成为包括第一层间绝缘膜ild1和第二层间绝缘膜ild2的多层结构。第二电容器电极ce2可以设置在第一层间绝缘膜ild1与第二层间绝缘膜ild2之间。
[0217]
在实施例中，第一栅电极ge1的上电极ge1_2和第二栅电极ge2的上电极ge2_2可以与开关晶体管tsw的第一电极et1和第二电极et2一起设置在层间绝缘膜ild上。然而，第一栅电极ge1和第二栅电极ge2的位置可以改变。例如，在实施例中，第一栅电极ge1的上电极ge1_2和第二栅电极ge2的上电极ge2_2可以与第二电容器电极ce2一起设置在第一层间绝缘膜ild1与第二层间绝缘膜ild2之间。在实施例中，第一栅电极ge1和第二栅电极ge2可以由仅包括形成在栅极绝缘膜gi上的下电极ge1_1和ge2_1的单层的电极形成。
[0218]
换句话说，形成在背板层bpl上的各种电路元件、布线和绝缘膜的结构、位置等可以根据实施例进行各种改变。钝化膜psv可以设置在电路元件和布线上。
[0219]
钝化膜psv可以由单层或多层构造。当钝化膜psv设置为多层时，每个层可以由相同或相似的材料或不同的材料形成。例如，钝化膜psv可以由多层构成，多层包括由至少一层的无机绝缘膜构造的第一钝化膜和由至少一层的有机绝缘膜构造的第二钝化膜。当钝化膜psv包括至少一层的有机绝缘膜时，背板层bpl的表面可以是基本上平坦的。
[0220]
显示元件层dpl可以包括发光元件el，并且可以包括用于限定其中可以设置有每个发光元件el的发光区域(例如，每个像素pxl的发光区域)的堤结构，例如像素限定膜pdl等。保护膜ptl可以设置在发光元件el和像素限定膜pdl上。
[0221]
发光元件el可以包括顺序地堆叠在钝化膜psv上的第一电极ele1、发光层eml和第二电极ele2。根据实施例，发光元件el的第一电极ele1和第二电极ele2中的一个可以是阳极电极，另一个可以是阴极电极。例如，当第一电极ele1是阳极电极时，第二电极ele2可以是阴极电极。
[0222]
发光元件el的第一电极ele1可以设置在钝化膜psv上，并且可以通过未示出的接触孔连接到构造每个像素电路pxc的至少一个电路元件。例如，第一电极ele1可以通过穿过钝化膜psv的接触孔或通孔连接到第六晶体管t6和第七晶体管t7的一个电极。
[0223]
在其中可以形成有第一电极ele1的每个像素区域中，可以形成划分相应的像素pxl的发光区域的像素限定膜pdl。像素限定膜pdl可以设置在像素pxl的发光区域之间且可以具有暴露每个像素pxl的发光区域中的第一电极ele1的开口部分。例如，像素限定膜pdl可以沿着每个像素pxl的发光区域的外圆周从基体层bsl的其上形成或设置有第一电极ele1等的表面向上突出。
[0224]
发光层eml可以形成或设置在被像素限定膜pdl围绕的每个发光区域中。例如，发光层eml可以设置在第一电极ele1的暴露表面上。发光层eml可以至少包括光产生层，并且可以包括除了光产生层之外的至少一个命令层。例如，发光层eml可以具有包括光产生层的多层薄膜结构。
[0225]
例如，发光层eml可以包括发射颜色光的光产生层、设置在光产生层与第一电极ele1之间的第一公共层以及设置在光产生层与第二电极ele2之间的第二公共层。根据实施例，第一公共层可以包括空穴注入层和空穴传输层中的至少一个。根据实施例，第二公共层可以包括空穴阻挡层、电子传输层和电子注入层中的至少一个。根据实施例，光产生层可以与每个发光区域对应地单独地被图案化。第一公共层和第二公共层可以完全地形成在其中可以设置有像素pxl的显示区域da中。
[0226]
发光元件el的第二电极ele2可以形成在发光层eml上。根据实施例，第二电极ele2可以完全地形成在显示区域da中，但不限于此。
[0227]
覆盖发光元件el的第二电极ele2的保护膜ptl可以形成在发光元件el上。根据实施例，保护膜ptl可以包括设置在显示面板的其中可以设置有像素pxl的一个区域(例如，至少显示区域da)上的封装层或封装基底以密封像素pxl。例如，保护膜ptl可以包括薄膜封装层(tfe)。当形成薄膜封装层以密封显示区域da时，可以减小显示面板的厚度，并且可以确保柔性同时保护像素pxl。
[0228]
根据实施例，保护膜ptl可以由单层或多层结构形成。例如，保护膜ptl可以由包括彼此叠置的至少两个无机膜和插入或设置在无机膜之间的至少一个有机膜的多个膜构造。然而，保护膜ptl的结构、材料等可以根据实施例进行各种改变。
[0229]
在公开中，像素pxl和包括其的显示面板的结构不限于图11中所示的实施例。例如，像素pxl和包括其的显示面板的类型和/或结构等可以根据实施例进行各种改变。
[0230]
尽管根据上述实施例对公开的精神和范围已经进行了详细描述，但是应注意的是，上述实施例用于描述的目的而不是限制。另外，本领域技术人员可以理解的是，在公开的精神和范围内的各种修改是可能的。
[0231]
公开的范围不限于说明书的详细描述中描述的细节，而是应由权利要求限定。另外，应解释的是，衍生自权利要求及其等同实施例的含义和范围的所有改变或修改包括在公开的范围中和/或在公开的范围内。