栅极驱动电路及显示装置的制作方法

本实用新型涉及显示技术领域，具体涉及一种栅极驱动电路及显示装置。

背景技术：

液晶显示装置(liquidcrystaldisplay，lcd)具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管(crt)显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理(pda)、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管(thinfilmtransistor，tft)液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路(gatedrivecircuit)和源极驱动电路(sourcedrivecircuit)，栅极驱动电路中又包含有多个栅极驱动单元。

其中，栅极驱动单元包括多个开关元件，其利用时序信号向多个开关元件的栅极施加正电压或负电压，以控制多个开关元件的导通与关闭，从而输出理想的栅极驱动信号。参考图1a，图1a示出现有的一种栅极驱动单元的电路结构示意图，如图1a所示，栅极驱动单元包括多个晶体管t1～t8和自举电容c1，此栅极驱动单元接收多个输入信号(包括：正极性电压dc、多个时钟信号clk1～clk4、低电平信号vgl、前四级栅极驱动信号gn+4以及后四级栅极驱动信号gn+4)，以生成本级栅极驱动信号gn。

目前市场上硅面板技术成熟，应用面广泛，但随着人们对显示屏的性能要求越来越高，面板的材料性能受到了严峻的挑战，弊端最大的就是迁移率，迁移率在实际产品中可能只能有0.3，这种背景下igzo(indiumgalliumzincoxide，铟镓锌氧化物)技术应运而生，但是基于硅材料的gia设计难以满足igzo材料的tft开关性能，以及图1a中qb点电位长时间的偏置易影响电路寿命。参考图1a，在栅极驱动单元的低电平维稳阶段(即下拉维持阶段)，晶体管t2的栅极和源极的电位相同，均为vgl，也即是说，晶体管t2的栅源电压vgs＝0，使用igzo材料则无法正常工作。参考图1b，图1b示出晶体管的栅源电压与漏端电流之间的关系曲线示意图，由图1b可知，当晶体管的栅源电压vgs＝0时，其漏电流ids可以达到10^-7～10^-8之间，无法满足薄膜晶体管tft的开关性能要求，同时图1a中qb点电位又长时间处于电压偏置状态，薄膜晶体管tft的的寿命会受到很大的损伤。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

技术实现要素：

为了解决上述技术问题，本实用新型提供了一种栅极驱动电路及显示装置，可以减少低电平维持阶段输出管的漏电流，也可以减少电路中的电压偏置，延长了面板中薄膜晶体管的使用寿命，增强了电路稳定性。

根据本实用新型提供的一种栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，每级栅极驱动单元包括：上拉电路，所述上拉电路的输入端接收前两级栅极驱动信号，输出端与第一节点连接；

下拉电路，所述下拉电路与所述第一节点连接，接收后两级栅极驱动信号和第二低电平信号以对所述第一节点的电位进行下拉；

输出电路，所述输出电路与所述第一节点连接，接收第一时钟信号，并于本级栅极驱动信号输出端输出本级栅极驱动信号，以及于本级传递信号输出端输出本级传递信号；

下拉维持电路，所述下拉维持电路分别与所述第一节点和所述本级栅极驱动信号输出端连接，接收第二时钟信号、高电平信号、第一低电平信号和所述第二低电平信号以将第一节点的电位信号、所述本级传递信号和所述本级栅极驱动信号维持在低电平状态；以及

自举电容，连接于所述第一节点与所述本级栅极驱动信号输出端之间。

优选地，所述第一低电平信号的电压值大于所述第二低电平信号的电压值。

优选地，所述上拉电路包括：第一晶体管，栅极和漏极均与前两级栅极驱动信号输入端连接，源极与所述第一节点连接。

优选地，所述第一晶体管为nmos晶体管。

优选地，所述下拉电路包括：第二晶体管，漏极与所述第一节点连接，栅极与后两级栅极驱动信号输入端连接，源极与所述第二低电平信号输入端连接。

优选地，所述第二晶体管为nmos晶体管。

优选地，所述输出电路包括：第三晶体管，漏极与第一时钟信号输入端连接，栅极与所述第一节点连接，源极与所述本级栅极驱动信号输出端连接；第四晶体管，漏极与所述第一时钟信号输入端连接，栅极与所述第一节点连接，源极与所述本级传递信号输出端连接。

优选地，所述第三晶体管和所述第四晶体管均为nmos晶体管。

优选地，所述第五晶体管、所述第六晶体管、所述第七晶体管、所述第八晶体管、所述第九晶体管和所述第十晶体管均为nmos晶体管。

优选地，所述下拉维持电路包括：

第五晶体管，漏极与第二节点连接，栅极与所述第一节点连接，源极与第二低电平信号输入端连接；

第六晶体管，漏极与高电平信号输入端连接，栅极与所述第二节点连接，源极与第三节点连接；

第七晶体管，漏极与所述第三节点连接，栅极与所述第一节点连接，源极与所述第二低电平信号输入端连接；

第八晶体管，漏极与所述第一节点连接，栅极与所述第三节点连接，源极与所述第二低电平信号输入端连接；

第九晶体管，漏极与本级传递信号输出端连接，栅极与所述第三节点连接，源极与所述第二低电平信号输入端连接；

第十晶体管，漏极与所述本级栅极驱动信号输出端连接，栅极与第二时钟信号输入端连接，源极与第一低电平信号输入端连接。

优选地，所述下拉维持电路还包括：第二电容，第一端与所述第二时钟信号输入端连接，第二端与所述第二节点连接。

优选地，所述第一时钟信号和所述第二时钟信号的低电平状态时的电压值与所述第二低电平信号的电压值相等。

优选地，所述高电平信号的电压值可调。

优选地，所述前两级栅极驱动信号为前两级栅极驱动单元输出的传递信号，所述后两级栅极驱动信号为后两级栅极驱动单元输出的传递信号。

根据本实用新型提供的一种显示装置，包括：显示面板，包括多条数据线、多条栅极线以及多个像素；源极驱动电路，耦接至所述多条数据线，用以提供多个灰阶数据；如上述的栅极驱动电路，耦接至所述多条栅极线，用以提供多个栅极驱动信号；以及时序控制电路，分别与所述源极驱动电路和所述栅极驱动电路连接，用以向所述源极驱动电路提供多个开关信号，以及向所述栅极驱动电路提供启动信号和多个时钟信号。

本实用新型的有益效果是：本实用新型公开了一种栅极驱动电路及显示装置，通过第一低电平信号和第二低电平信号共同实现第一节点的电位信号、本级传递信号和本级栅极驱动信号的下拉维持，有助于降低下拉维持阶段输出管的漏电影响，提高电路的稳定性。

在下拉维持电路中，通过第二时钟信号和第二电容的耦合作用实现第二节点上的电位输出，可以实现浮动状态的电位输出，之后再由第二节点上的电位控制第六晶体管实现第三节点上的电位输出，进而可以实现在下拉维持阶段正负电压跳动的第三上的电位输出，继而由第三节点上的电位控制第八和第九晶体管，实现对第一节点(节点q)和本级传递信号的下拉维持，正负电压跳动的第二和第三节点上的电位减小了电路中的偏置电压，延长了面板中薄膜晶体管的使用寿命，也实现了本级传递信号的稳定不失真输出。同时，采用第二节点和第三节点两个节点上的电位对下拉维持阶段(即低电平维持阶段)的稳定进行双重维持，更进一步的增强了电路的稳定性。

设置两个低电平信号输入端口，并设置输入的第一低电平信号的电压值大于第二低电平信号的电压值，如此，在低电平维持阶段，可以使得负责输出本级栅极驱动信号的晶体管(对应本文中的第三晶体管)的栅极与源极之间的电压差(即栅源电压)为负值，减小了晶体管的漏电流，保证了晶体管的关闭特性，增强了电路的稳定性。

在下拉维持电路中采用可单独引线输入的高电平信号作为第三节点的输入信号，由于可单独引线，其具体电压值可调，进而使得如第八晶体管和第九晶体管的开启电压可调，更有进一步的减小了电压偏置带来的寿命问题。

采用负载小、波形稳定，信号不易失真的传递信号(即本级栅极驱动单元输出的本级传递信号)作为前级和后级栅极驱动单元的控制信号(例如前两级栅极驱动信号和后两级栅极驱动信号)，有助于提高电路的抗干扰能力。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本实用新型。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚。

图1a示出现有的一种栅极驱动单元的电路结构示意图；

图1b示出晶体管的栅源电压与漏端电流之间的关系曲线示意图；

图2示出根据本实用新型实施例提供的显示装置的结构框图；

图3示出根据本实用新型实施例提供的栅极驱动单元的电路示意图；

图4a至图4d示出根据本实用新型实施例提供的栅极驱动单元在不同阶段的信号波形示意图；

图5示出根据本实用新型实施例提供的栅极驱动电路的模拟结果示意图；

图6示出根据本实用新型实施例提供的本级栅极驱动信号与第二节点上电位和第三节点上电位的相位关系示意图。

具体实施方式

为了便于理解本实用新型，下面将参照相关附图对本实用新型进行更全面的描述。附图中给出了本实用新型的较佳实施例。但是，本实用新型可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本实用新型的公开内容的理解更加透彻全面。

尽管本文使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。本文中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。

除非另有定义，本文所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。本文在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本实用新型。

下面，参照附图对本实用新型进行详细说明。

图2示出根据本实用新型实施例提供的显示装置的结构框图。

如图2所示，本实施例中，显示装置100包括显示面板1、时序控制电路2、源极驱动电路3以及栅极驱动电路4。

显示面板1包括多条数据线s1至sn、多条栅极线g1至gm、和多个像素，该多个像素被置于相应的数据线与栅极线相交的位置处。任一像素均包括tft(薄膜晶体管)、像素电极，以及与像素电极相对放置的具有公共电压vcom的公共电极。其中，m、n均为自然数。

进一步地，显示面板1包括但不限于：阴极射线管显示面板、数字光处理显示面板、液晶显示面板、发光二极管显示面板、有机发光二极管显示面板、量子点显示面板、mirco-led显示面板、mini-led显示面板、场发射显示面板、电浆显示面板、电泳显示面板或电润湿显示面板中的任一种。

时序控制电路2分别与源极驱动电路3和栅极驱动电路4连接，用以向源极驱动电路3提供多个开关信号swn，以及向栅极驱动电路4提供启动信号stv和多个时钟信号clkm。

源极驱动电路3耦接至多条数据线s1至sn连接，用以提供多个灰阶数据。

栅极驱动电路4包括多个栅极驱动单元，每个栅极驱动单元均耦接显示面板1的一条栅极线，用以提供栅极驱动信号，依次驱动显示面板1上的多条栅极线g1至gm。

进一步地，当在栅极线g1至gm被激活的状态下驱动多条数据线s1至sn时，经由多条数据线s1至sn将像素数据对应的灰阶电压写入与该所激活的多条栅极线g1至gm相连的像素中，并且由此驱动像素，对像素充电。

图3示出根据本实用新型实施例提供的栅极驱动单元的电路示意图，图4a至图4d示出根据本实用新型实施例提供的栅极驱动单元在不同阶段的信号波形示意图。

本实施例中，栅极驱动电路4包括多个栅极驱动单元41，如图3所示，每个栅极驱动单元41均包括：上拉电路411、下拉电路412、输出电路413、下拉维持电路414以及自举电容c1。其中，下拉维持电路414、输出电路413及自举电容c1分别与第一节点q和本级栅极驱动信号输出端连接，上拉电路411和下拉电路412分别与第一节点q连接。

具体地，上拉电路411的输入端用于接收前两级栅极驱动信号gn-2，输出端与第一节点q连接，用于根据前两级栅极驱动信号gn-2对第一节点q进行预充电。

本实施例中，上拉电路411包括第一晶体管m1，第一晶体管m1的栅极和漏极均与前两级栅极驱动信号输入端连接以接收前两级栅极驱动信号gn-2，第一晶体管m1的源极与第一节点q连接。其中，第一晶体管m1为nmos晶体管。

下拉电路412与第一节点q连接，同时接收后两级栅极驱动信号gn+2和第二低电平信号vgl2，用于根据后两级栅极驱动信号gn+2将第二低电平信号vgl2的电位提供至第一节点q以拉低第一节点q的电位。

本实施例中，下拉电路412包括第二晶体管m2，第二晶体管m2的栅极接收后两级栅极驱动信号gn+2，第二晶体管m2的漏极与第一节点q连接，第二晶体管m2的源极与第二低电平信号输入端连接以接收第二低电平信号vgl2。其中，第二晶体管m2为nmos晶体管。

本实施例中，前两级栅极驱动信号gn-2可采用为前两级栅极驱动电路输出的传递信号，后两级栅极驱动信号gn+2可采用为后两级栅极驱动电路输出的传递信号。由于传递信号(包括cn)的负载小、波形稳定，且信号不易失真，因此有助于提高电路的抗干扰能力。

输出电路413与上拉电路411连接于第一节点q，接收第一节点q的电位和第一时钟信号clk1，并于本级栅极驱动信号输出端输出本级栅极驱动信号gn，以及于本级传递信号输出端输出本级传递信号cn。

本实施例中，输出电路413包括第三晶体管m3和第四晶体管m4。其中，第三晶体管m3的栅极与第一节点q连接，第三晶体管m3的漏极与第一时钟信号输入端连接以接收第一时钟信号clk1，第三晶体管m3的源极与本级栅极驱动信号输出端连接以输出本级栅极驱动信号gn。第四晶体管m4的栅极与第一节点q连接，第四晶体管m4的漏极与第一时钟信号输入端连接以接收第一时钟信号clk1，第四晶体管m4的源极与本级传递信号输出端连接以输出本级传递信号cn。其中，第三晶体管m3和第四晶体管m4均为nmos晶体管。

自举电容c1(第一电容)连接于第一节点q与本级栅极驱动信号输出端之间。

下拉维持电路414分别与第一节点q和本级栅极驱动信号输出端连接，用于接收第二时钟信号clk3、高电平信号vgh、第一低电平信号vgl1和第二低电平信号vgl2，用以根据第二时钟信号clk3、高电平信号vgh、第一低电平信号vgl1和第二低电平信号vgl2以将第一节点q的电位信号、本级传递信号cn和本级栅极驱动信号gn维持在低电平状态。

本实施例中，下拉维持电路414包括：第二电容c2、第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10。其中，第二电容c2的第一端与第二时钟信号输入端连接以接收第二时钟信号clk3，第二电容c2的第二端与第二节点qb连接。第五晶体管m5的漏极与第二节点qb连接，第五晶体管m5的栅极与第一节点q连接，第五晶体管m5的源极与第二低电平信号输入端连接以接收第二低电平信号vgl2。第六晶体管m6的漏极与高电平信号输入端连接以接收高电平信号vgh，第六晶体管m6的栅极与第二节点连接qb，第六晶体管m6的源极与第三节点qc连接。第七晶体管m7的漏极与第三节点qc连接，第七晶体管m7的栅极与第一节点q连接，第七晶体管m7的源极与第二低电平信号输入端连接以接收第二低电平信号vgl2。第八晶体管m8的漏极与第一节点q连接，第八晶体管m8的栅极与第三节点qc连接，第八晶体管m8的源极与第二低电平信号输入端连接以接收第二低电平信号vgl2。第九晶体管m9的漏极与本级传递信号输出端连接以接收本级传递信号cn，第九晶体管m9的栅极与第三节点qc连接，第九晶体管m9的源极与第二低电平信号输入端连接以接收第二低电平信号vgl2。第十晶体管m10的漏极与本级栅极驱动信号输出端连接以接收本级栅极驱动信号gn，第十晶体管m10的栅极与第二时钟信号输入端连接以接收第二时钟信号clk3，第十晶体管m10的源极与第一低电平信号输入端连接以接收第一低电平信号vgl1。其中，第五晶体管m5、第六晶体管m6、第七晶体管m7、第八晶体管m8、第九晶体管m9和第十晶体管m10均为nmos晶体管。

优选地，本实施例中，第一低电平信号vgl1的电压值大于第二低电平信号vgl2的电压值。如此，在低电平维持阶段，通过第一低电平信号vgl1和第二低电平信号vgl2共同实现第一节点q的电位信号、本级传递信号cn和本级栅极驱动信号gn的下拉维持，可以使得本文中的第三晶体管m3的栅极与源极之间的电压差(即栅源电压vgs)为负值，减小了薄膜晶体管的漏电流，保证了薄膜晶体管的关闭特性，增强了电路的稳定性。

进一步地，高电平信号vgh的电压值可调。本实施例中，高电平信号vgh可采用单独的引线进行输入，由于可单独引线，其具体电压值可调，进而使得如第八晶体管q8和第九晶体管q9的开启电压可调，进而更有进一步的减小了电压偏置带来的寿命问题。

参考图4a至图4d，本实施例中，栅极驱动单元41的一个工作周期包括四个阶段。如图4a所示，在阶段一内，前两级栅极驱动信号gn-2为高电平，第一晶体管m1导通，第一节点q的电位被上拉至高电平状态，进而第三晶体管m3导通。由于此时第二时钟信号clk2为高电平，控制第十晶体管m10导通，因此本级栅极驱动信号gn被下拉为与第一低电平信号vgl1相同的电位状态，为第三晶体管m3的自举充电做准备。另一方面，第一节点q的高电平状态也使得第五晶体管m5和第七晶体管m7导通，进而第二节点qb和第三节点qc被下拉至与第二低电平信号vgl2相同的电位，第六晶体管m6、第八晶体管m8和第九晶体管m9关断。

如图4b所示，在阶段二内，前两级栅极驱动信号gn-2为低电平，第一晶体管m1关断，但第一节点q的电位由于自举电容c1被进一步上拉至更高电位，第三晶体管m3持续导通。此时第二时钟信号clk2为低电平，控制第十晶体管m10关断，且第一时钟信号clk1为高电平，因此本级栅极驱动信号gn输出高电平，同理本级传递信号cn也输出高电平，做级传使用。另一方面，第一节点q的高电平状态也使得第五晶体管m5和第七晶体管m7导通，进而第二节点qb和第三节点qc被下拉至与第二低电平信号vgl2相同的电位，第六晶体管m6、第八晶体管m8和第九晶体管m9关断。

如图4c所示，在阶段三内，前两级栅极驱动信号gn-2为低电平，第一晶体管m1关断，此时后两级栅极驱动信号gn+2变为高电平，第二晶体管m2导通，q点电位被逐步下拉至与第二低电平信号vgl2相同的电位。同时第二时钟信号clk3变为高电平，开始经由第二电容c2对第二节点qb进行充电，但由于第二电容c2的容值小，小于自举电容c1的容值，因此对第二节点qb的充电速度慢，则此阶段内由于第二电容c2的耦合作用第二节点qb的电位未被充至高电平，第六晶体管m6未完全导通，第三节点qc的电位也未被充至高电平，如此给了第一节点q足够的放电时间(第一节点q的电位在阶段二内被拉至很高，需要足够的时间进行放电)，避免了第一节点q放电不完全对电路造成的不良影响。另一方面，高电平的第二时钟信号clk3使得第十晶体管m10导通，因此本级栅极驱动信号gn被下拉为与第一低电平信号vgl1相同的电位状态。

如图4d所示，在阶段四内，前两级栅极驱动信号gn-2为低电平，第一晶体管m1关断，后两级栅极驱动信号gn+2变为低电平，第二晶体管m2关断，但此时q点电位已被下拉至与第二低电平信号vgl2相同的电位状态，第一节点q的低电平状态也使得第五晶体管m5和第七晶体管m7关断。同时由于第二时钟信号clk3的周期性变化，使得第二节点qb的电位也呈现周期性变化，且当第二节点qb的电位变为高电平时，第六晶体管m6导通，第三节点qc的电位被充电至与高电平信号vgh相同的电位状态，第八晶体管q8和第九晶体管q9导通，使得第一节点q的电位和本级传递信号cn被下拉至与第二低电平信号相同的电位状态，第三晶体管m3关断。而当第二节点qb的电位变为低电平时，第六晶体管m6关断，第三节点qc的电位降低为低电平，第八晶体管q8和第九晶体管q9关断，但此时第一节点q的电位、本级传递信号cn和本级栅极驱动信号gn仍未低电平状态。

另一方面，在阶段四内，第三晶体管每的栅极即第一节点q的电位与第二低电平信号的电位状态相同，第三晶体管的源极与第一低电平信号的电位状态相同，因此，第三晶体管m3的栅源电压vgs为负值，增强了电路的稳定性。

由上述可知，本实施例在低电平维持阶段中，设置第二节点qb和第三节点qc进行双重低电平维持，即通过第二时钟信号clk3和第二电容c2的耦合作用实现第二节点qb上周期性浮动状态的电位输出，再由第二节点qb上的电位控制第六晶体管m6实现第三节点qc上电位的周期性正负电压跳动输出，减小了电路中的偏置电压，延长了面板中薄膜晶体管的使用寿命，也实现了本级传递信号的稳定不失真输出，增强了电路的稳定性。

图5示出根据本实用新型实施例提供的栅极驱动电路的模拟结果示意图，由图5所示的仿真结果可知，栅极驱动电路输出的多级(如127级)栅极驱动信号的波形无明显差异，因此，本实用新型实施例所公开的栅极驱动电路具有良好的级传功能，即栅极驱动信号和传递信号的依序输出状态良好。

图6示出根据本实用新型实施例提供的本级栅极驱动信号与第二节点上电位和第三节点上电位的相位关系示意图，由图6所示的波形图可知，在栅极驱动电路的低电平维持阶段即下拉维持阶段，第二节点qb上的电位和第三节点qc上的电位均为正负电压浮动状态，使得第八晶体管m8和第九晶体管m9的栅极电压处于波动状态，同时高电平信号vgh的单独引线也使得第八晶体管m8和第九晶体管m9的导通电压可调。因此，第二节点qb和第三节点qc的双重维稳减小了第八晶体管m8和第九晶体管m9长时间处于电压偏置状态而带来的寿命问题，增强了电路稳定性。

综上，本实用新型在下拉维持电路中，通过第二时钟信号和第二电容的耦合作用实现第二节点上的电位输出，可以实现浮动状态的电位输出，之后再由第二节点上的电位控制第六晶体管实现第三节点上的电位输出，进而可以实现在下拉维持阶段正负电压跳动的第三上的电位输出，继而由第三节点上的电位控制第八和第九晶体管，实现对第一节点(节点q)和本级传递信号的下拉维持，正负电压跳动的第二和第三节点上的电位减小了电路中的偏置电压，延长了面板中薄膜晶体管的使用寿命，也实现了本级传递信号的稳定不失真输出。同时，采用第二节点和第三节点两个节点上的电位对下拉维持阶段(即低电平维持阶段)的稳定进行双重维持，更进一步的增强了电路的稳定性。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本实用新型所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本实用新型的保护范围之中。