显示面板和显示装置的制作方法

1.本公开涉及显示技术领域，尤其涉及一种显示面板和显示装置。


背景技术：

2.有机发光二极管(organic light emitting diode，简称oled)显示技术逐渐被广泛应用，成为最有潜力替代液晶显示(liquid crystal display，简称lcd)的显示技术。相对于lcd显示技术而言，oled显示技术从画质，响应速度，轻薄度等方面具有更优体验。
3.在显示领域特别是大尺寸oled显示中，栅极驱动电路通常设置在面板两侧，这样难以实现超窄边框甚至无边框。随着显示装置的窄边框化甚至无边框化发展趋势，出现多种类型的显示面板，例如全面屏、水滴屏等。


技术实现要素：

4.有鉴于此，本公开实施例提供一种显示面板和显示装置，用于满足显示装置的窄边框化甚至无边框化发展趋势。
5.一方面，本公开实施例提供一种显示面板，包括：衬底基板；设置在衬底基板上的多个像素单元，多个像素单元沿行方向和列方向成阵列地排布在衬底基板的显示区上，每个像素单元包括至少一个子像素，子像素包括发光元件和与发光元件耦接的像素驱动电路；以及设置在衬底基板上的栅极驱动电路，栅极驱动电路包括多个级联的移位寄存器和多条栅线，一个移位寄存器通过至少一条栅线与至少一行像素单元中的多个像素驱动电路耦接，移位寄存器用于通过至少一条栅线向多个像素驱动电路提供栅极驱动信号；其中，移位寄存器包括多个第一薄膜晶体管，多个第一薄膜晶体管被划分为多个第一薄膜晶体管组，且至少一个第一薄膜晶体管组位于显示区且分布在同一行子像素中的至少部分相邻子像素之间，至少一条栅线包括位于相邻子像素之间的第一导电部，第一导电部包括第一导电子层和第二导电子层，第一导电子层和第二导电子层位于不同层，第一导电子层和第二导电子层之间包括绝缘层，第一导电子层和第二导电子层通过绝缘层过孔耦接。
6.在某些实施例中，显示面板还包括：位于衬底基板上的电源线，电源线位于相邻子像素之间，电源线用于为子像素提供电源信号。
7.在某些实施例中，多条栅线沿第一方向延伸，电源线沿第二方向延伸，第一方向和第二方向不同，电源线包括第二导电部，第二导电部在衬底基板的正投影与多条栅线的至少一条栅线在衬底基板的正投影至少部分重叠。
8.在某些实施例中，第二导电部在衬底基板的正投影与第二导电子层在衬底基板的正投影至少部分重叠，并且第二导电部在衬底基板的正投影与第一导电子层在衬底基板的正投影相互隔离。
9.在某些实施例中，电源线还包括第三导电部，第三导电部和第二导电部位于不同层。
10.在某些实施例中，第三导电部在衬底基板的正投影与第一导电子层在衬底基板的
正投影相互隔离，并且第三导电部在衬底基板的正投影与第二导电子层在衬底基板的正投影相互隔离。
11.在某些实施例中，像素驱动电路包括薄膜晶体管；以及薄膜晶体管包括源漏极，第二导电子层与源漏极位于同一层。
12.在某些实施例中，电源线包括第二导电部和第三导电部；薄膜晶体管包括栅极；显示面板还包括：遮光图案，设置在衬底基板上与像素驱动电路的薄膜晶体管的有源层对应的区域；绝缘层包括：缓冲层，设置在遮光图案的远离衬底基板的一侧；以及层间介质层，设置在缓冲层的远离衬底基板的一侧。
13.在某些实施例中，第二导电部位于遮光图案所在的层，第二导电部经由第一过孔和第二过孔与第三导电部电连接，其中，第一过孔设置在缓冲层上，第二过孔设置在层间介质层上。
14.在某些实施例中，第一过孔在衬底基板上的正投影和第二过孔在衬底基板上的正投影相交叠。
15.在某些实施例中，第二导电子层通过第三过孔与第一导电子层电连接，第三过孔设置在层间介质层上。
16.在某些实施例中，子像素包括发光元件，发光元件包括阳极；以及阳极与像素驱动电路的薄膜晶体管的漏极耦接。
17.在某些实施例中，第一导电子层和第二导电子层在衬底基板上的正投影相互交叠并且沿相同方向延伸。
18.在某些实施例中，第二导电子层设置在以下至少一层中：遮光图案所在层、源漏极所在层或者阴极所在层。
19.在某些实施例中，显示面板还包括：遮光图案，设置在衬底基板上与像素驱动电路的薄膜晶体管的有源层对应的区域；以及存储电容电极，设置在遮光图案的远离衬底基板的一侧；其中，遮光图案在衬底基板上的正投影与存储电容电极在衬底基板上的正投影至少部分重叠。
20.在某些实施例中，发光元件发出的光透过衬底基板出射；栅极驱动电路中位于显示区的部分在衬底基板上的正投影，与发光元件和像素驱动电路在衬底基板上的正投影不重叠。
21.在某些实施例中，相邻两行的子像素中，位于不同行的发光元件相邻，或者位于不同行的像素驱动电路相邻。
22.在某些实施例中，显示面板还包括：数据信号线，数据信号线与像素驱动电路耦接，被配置为向像素驱动电路提供数据信号；多个第一薄膜晶体管组至少包括移位寄存器中被作为输出晶体管的第一薄膜晶体管组；以及被作为输出晶体管的第一薄膜晶体管组与电源线之间的第一间距，小于被作为输出晶体管的第一薄膜晶体管组与数据信号线之间的第二间距。
23.另一方面，本公开实施例提供一种显示装置。显示装置包括：如上述任一实施例的显示面板。
附图说明
24.为了更清楚地说明本公开文本的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开文本的一些实施例，而非对本公开文本的限制，其中：
25.图1为一种显示面板的结构图；
26.图2为根据本公开实施例提供的一种显示面板的结构图；
27.图3为根据本公开实施例提供的一种像素驱动电路的等效电路结构图；
28.图4为根据本公开实施例提供的一种多个移位寄存器的级联结构图；
29.图5为根据本公开的一些实施例提供的一种移位寄存器的等效电路结构图；
30.图6为根据本公开的一些实施例提供的一种图4中的移位寄存器所对应的时序图；
31.图7为根据本公开的实施例提供的显示面板的结构示意图；
32.图8为一种显示面板针对图7中a
‑
a’方向的截面结构示意图；
33.图9为本公开实施例针对图7中a
‑
a’方向的另一截面结构示意图；
34.图10为根据本公开的实施例提供的显示面板的结构示意图；
35.图11为根据本公开另一实施例提供的显示面板的结构示意图；
36.图12为针对图11中b
‑
b’方向的截面结构示意图；
37.图13为针对图11中c
‑
c方向的截面结构示意图；
38.图14为针对图11中d
‑
d’方向的截面结构示意图；以及
39.图15为本公开实施例提供的显示装置的方框图。
具体实施方式
40.为更清楚地阐述本公开的目的、技术方案及优点，以下将结合附图对本公开的实施例进行详细的说明。应当理解，下文对于实施例的描述旨在对本公开的总体构思进行解释和说明，而不应当理解为是对本公开的限制。在说明书和附图中，相同或相似的附图标记指代相同或相似的部件或构件。为了清晰起见，附图不一定按比例绘制，并且附图中可能省略了一些公知部件和结构。
41.除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”“顶”或“底”等等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。当诸如层、膜、区域或衬底之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。
42.下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
43.除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括
(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
44.以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
45.在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
[0046]“a、b和c中的至少一个”与“a、b或c中的至少一个”具有相同含义，均包括以下a、b和c的组合：仅a，仅b，仅c，a和b的组合，a和c的组合，b和c的组合，及a、b和c的组合。
[0047]“a和/或b”，包括以下三种组合：仅a，仅b，及a和b的组合。
[0048]
如本文中所使用，根据上下文，术语“如果”任选地被解释为意思是“当
……
时”或“在
……
时”或“响应于确定”或“响应于检测到”。类似地，根据上下文，短语“如果确定
……”
或“如果检测到[所陈述的条件或事件]”任选地被解释为是指“在确定
……
时”或“响应于确定
……”
或“在检测到[所陈述的条件或事件]时”或“响应于检测到[所陈述的条件或事件]”。
[0049]
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
[0050]
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出的值。
[0051]
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
[0052]
如本文所使用的那样，相同的附图标记既可以信号线和信号端也可以表示与信号线和信号端所对应的信号。
[0053]
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有
弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
[0054]
本公开的实施例提供一种显示装置，该显示装置例如可以是oled显示装置和qled(quantum dot light emitting diodes，量子点发光二极管)显示装置中的任一种。
[0055]
下面以该显示装置为oled显示装置为例，对该显示装置的结构进行介绍。
[0056]
图1为一种显示面板的结构图。
[0057]
如图1所示，该显示面板1包括显示区域10和位于显示区域10外围的非显示区域11，在显示区域10设置有多个呈阵列分布的像素单元，每个像素单元可以包括一个或多个子像素p。在每个子像素p中设置有像素驱动电路12以及与该像素驱动电路12耦接的发光器件d。在非显示区域11设置有栅极驱动电路13，栅极驱动电路13的输出端与栅线1330耦接，位于同一行的像素驱动电路12与相同的栅线1330耦接。在该显示面板1中，由于栅极驱动电路13中所有的薄膜晶体管均位于非显示区域11中，从而在非显示区域11中占据了较大面积，进而导致非显示区域11的面积较大，例如长度和宽度均较长，从而不利于实现显示面板1的窄边框化。
[0058]
图2为根据本公开实施例提供的一种显示面板的结构图。
[0059]
如图2所示，该显示面板1’具有显示区域10和非显示区域11。非显示区域11例如围绕显示区域10一周设置。
[0060]
显示面板1’包括：衬底基板、设置于衬底基板上的多个像素单元和栅极驱动电路13。每个像素单元可以包括一个或多个子像素p。多个像素单元沿行方向和列方向成阵列地排布在衬底基板上，每个像素单元包括位于至少一个子像素p，每个子像素p包括位于发光区域的发光元件d和位于非发光区域的像素驱动电路12。
[0061]
栅极驱动电路13包括多个级联的移位寄存器和多条栅线，一个移位寄存器通过至少一条栅线与至少一行像素单元中的多个像素驱动电路12耦接，移位寄存器用于通过至少一条栅线向多个像素驱动电路12提供栅极驱动信号。
[0062]
像素驱动电路12例如为2t1c型的像素驱动电路，也可以为3t1c型的像素驱动电路，还可以为7t1c型的像素驱动电路，其中t代表薄膜晶体管(thin
‑
film transistor，tft)，c代表存储电容，2t1c型即包括2个tft和1个存储电容cst的像素驱动电路12，依次类推。下面以像素驱动电路12为3t1c型的像素驱动电路为例来介绍像素驱动电路12的结构和工作原理。
[0063]
图3为根据本公开实施例提供的一种像素驱动电路的等效电路结构图。
[0064]
如图3所示，示出了3个像素驱动电路12，每个像素驱动电路12包括：薄膜晶体管t1、薄膜晶体管t2、薄膜晶体管t3和存储电容cst，其中薄膜晶体管t3为驱动晶体管。薄膜晶体管t1的栅极与第一栅极信号端g1<1>耦接，第一极与数据信号端data耦接，第二极与节点g耦接。薄膜晶体管t2的栅极与第二栅极信号端g2<1>耦接，第一极与感测信号端sense耦接，第二极与节点s耦接。薄膜晶体管t3的栅极与节点g耦接，第一极与电源电压信号端elvdd耦接，第二极与节点s耦接。发光元件d的阳极与节点s耦接，阴极与电源电压信号端elvss耦接。存储电容cst的一端与节点g耦接，另一端与节点s耦接。第一栅极信号端g1<1>被配置为接收第一栅极信号g1，第二栅极信号端g2<1>被配置为接收第二栅极信号g2，数据信号端data被配置为接收数据信号data，该数据信号data例如包括检测数据信号data1和
显示数据信号data2，电源电压信号端elvdd被配置为接收电源电压信号elvdd，该电源电压信号elvdd的范围例如为
‑
5v～5v，电源电压信号端elvss被配置为接收电源电压信号elvss，该电源电压信号elvss例如为固定电压信号，例如为小于或等于0v的电压信号；感测信号端sense被配置为提供复位信号或获得感测信号sense，其中，复位信号用于对发光元件d的阳极进行复位，感测信号用于计算薄膜晶体管t3的阈值电压。
[0065]
当像素驱动电路12工作在一图像帧(1frame)的消隐时段时，参考图6所示，像素驱动电路12的工作过程例如为：在第一栅极信号端g1提供的第一栅极信号g11的控制下，薄膜晶体管t1开启，通过数据信号端data向节点g传输检测数据信号data1；在第二栅极信号端g2提供的第二栅极信号g21的控制下，薄膜晶体管t2开启，将节点s的信号通过薄膜晶体管t2传输至感测信号端sense；当检测数据信号data1和电源电压信号elvdd使得节点g控制薄膜晶体管t3截止时，测量出感测信号端sense上的感测信号sense的大小，便可根据检测数据信号data1与感测信号sense之差计算出薄膜晶体管t3的阈值电压vth。
[0066]
上述过程中，通过控制感测晶体管(薄膜晶体管t2)测量出了感测信号sense，从而计算出了驱动晶体管(薄膜晶体管t3)的阈值电压，计算出驱动晶体管的阈值电压后再将该阈值电压补偿进显示数据信号data2中，从而便完成了对像素驱动电路12的外部补偿。参考图2所示，在进行外部补偿时，像素驱动电路12需要接收第一栅极信号g11和第二栅极信号g12，以打开薄膜晶体管t2和薄膜晶体管t1，此时感测信号端sense处于悬浮状态，其相当于电容；感测数据信号data1控制薄膜晶体管t3打开后，电源电压信号elvdd将传输至节点s，对节点s充电直至节点s的电位不再变化，此时节点g的电位与节点s的电位之差则等于薄膜晶体管t3的阈值电压，而薄膜晶体管t2也处于开启状态，节点s的信号通过薄膜晶体管t2传输至感测信号端sense的信号即为感测信号sense，此时感测信号sense的大小等于节点s的电位，所以可以通过计算感测数据信号data1和感测信号sense之差计算出薄膜晶体管t3的阈值电压。
[0067]
当像素驱动电路12工作在一图像帧的显示时段时，像素驱动电路12的工作过程例如包括复位阶段、数据写入阶段和发光阶段。
[0068]
在复位阶段，在第二栅极信号端g2提供的第二栅极信号g22的控制下，薄膜晶体管t2开启，将感测信号端sense提供的复位信号传输至节点s，以对发光元件d的阳极进行复位。
[0069]
在数据写入阶段，在第一栅极信号端g1提供的第一栅极信号g12的控制下，薄膜晶体管t1开启，将数据信号端data提供的显示数据信号data2传输至节点g，并对存储电容cst进行充电。
[0070]
在发光阶段，在节点g的控制下，薄膜晶体管t3开启，存储电容cst开始向节点g放电，使得节点g的电位保持一段时间，从而保证薄膜晶体管t3的开启时间。薄膜晶体管t3开启后，在电源电压信号端elvdd提供的电源电压信号elvdd和其栅极电压的控制下，向发光元件d输出驱动信号，驱动信号例如为驱动电流，在驱动信号的控制下，发光元件d开始发光。
[0071]
在像素驱动电路12工作在一图像帧的过程中，第一栅极信号端g1和第二栅极信号端g2所接收的栅极信号均由栅极驱动电路提供。
[0072]
该栅极驱动电路包括n(n≥2)级联的移位寄存器和多条控制信号线，一个移位寄
存器与至少一行子像素p中的多个像素驱动电路12，以及多条控制信号线中的至少一部分耦接，移位寄存器130用于在与移位寄存器耦接的各条控制信号线的控制下向多个像素驱动电路12提供栅极驱动信号。
[0073]
栅线可以包括第一导电部，第一导电部可以包括与栅极位于不同层的第二导电子层，以减小栅线的电阻。控制信号线可以包括位于不同层的导电部件，以减小控制信号线的电阻。例如，具有第二导电子层的栅线有助于减小栅线的电阻，并且改善由于栅极驱动电路中输出晶体管过少导致的栅极gate下降沿不足(其会造成充电率不够)的问题，提升面板panel显示效果的均一性。
[0074]
图4为根据本公开实施例提供的一种多个移位寄存器的级联结构图。
[0075]
如图4所示，栅极驱动电路13例如包括6个级联的移位寄存器130和22条控制信号线132。6个级联的移位寄存器130即第一级移位寄存器a1、第二级移位寄存器a2、第三级移位寄存器a3、第四级移位寄存器a4、第五级移位寄存器a5、第六级移位寄存器a6；其中每一级移位寄存器130均包括输入信号端stu、第一输出信号端out1、第二输出信号端out2、复位信号端std，奇数级的移位寄存器130(即第一级移位寄存器a1、第三级移位寄存器a3和第五级移位寄存器a5)还包括级联输出信号端cr。输入信号端stu被配置为接收输入信号stu。第一输出信号端out1被配置为向像素驱动电路12中的第一栅极信号端g1输出第一栅极信号g1，第二输出信号端out2被配置为向像素驱动电路12中的第二栅极信号端g2输出第二栅极信号g2，第一栅极信号g1和第二栅极信号g2可以相同，也可以不同。复位信号端std被配置为接收复位信号std，除了最后四级移位寄存器130的复位信号端std由复位信号线std提供复位信号std外，剩余移位寄存器130的复位信号std由第n+4或n+3级移位寄存器130的级联输出信号端cr提供，例如第一级移位寄存器a1和第二级移位寄存器a2的复位信号端std与第五级移位寄存器a5的级联输出信号端cr耦接；移位寄存器130的级联输出信号端cr还被配置为向部分移位寄存器130的输入信号端stu提供输入信号stu，例如第三级移位寄存器a3和第四级移位寄存器a4的输入信号端stu与第一级移位寄存器a1的级联输出信号端cr耦接。
[0076]
22条控制信号线132即输入信号线stu、全局复位信号线trst、复位信号线std、随机信号线oe、电源线vdda、电源线vddb、时钟信号线clka、时钟信号线clkd(包括：时钟信号线clkd1、时钟信号线clkd3、时钟信号线clkd5)、时钟信号线clke(包括：时钟信号线clke1、时钟信号线clke2、时钟信号线clke3、时钟信号线clke4、时钟信号线clke5、时钟信号线clke6)、时钟信号线clkf(包括：时钟信号线clkf1、时钟信号线clkf2、时钟信号线clkf3、时钟信号线clkf4、时钟信号线clkf5、时钟信号线clkf6)。
[0077]
输入信号线stu被配置为向一些移位寄存器130的输入信号端stu提供输入信号stu，例如，输入信号线stu向第一级移位寄存器a1和第二级移位寄存器a2的输入信号端stu提供输入信号；第三级移位寄存器a3和第四级移位寄存器a4的输入信号端stu与第一级移位寄存器a1的级联输出信号端cr耦接，以第一级移位寄存器a1级联输出信号端cr的输出信号作为输入信号stu；第五级移位寄存器a5和第六级移位寄存器a6的输入信号端stu与第三级移位寄存器a3的级联输出信号端cr耦接，以第三级移位寄存器a3的级联输出信号端cr的输出信号作为输入信号stu。
[0078]
全局复位信号线trst被配置为向所有的移位寄存器130中的全局复位信号端trst
提供全局复位信号trst，因此每一级移位寄存器130均与全局复位信号线trst耦接。
[0079]
复位信号线std被配置为向移位寄存器130中的复位信号端std提供复位信号std，栅极驱动电路13中的最后四级移位寄存器130与复位信号线std耦接。
[0080]
随机信号线oe被配置为向移位寄存器130中的随机信号端oe提供随机信号oe，例如向奇数级的移位寄存器130(即第一级移位寄存器a1、第三级移位寄存器a3和第五级移位寄存器a5)提供随机信号oe。
[0081]
电源线vdda和电源线vddb被配置为向移位寄存器130中的电源电压信号端vdda提供电源电压信号vdda、向电源电压信号端vddb提供电源电压信号vddb。其中，电源线vdda被配置为向奇数级的移位寄存器130(即第一级移位寄存器a1、第三级移位寄存器a3和第五级移位寄存器a5)提供电源电压信号vdda；电源线vddb被配置为向偶数级的移位寄存器130(即第二级移位寄存器a2、第四级移位寄存器a4和第六级移位寄存器a6)提供电源电压信号vddb。
[0082]
时钟信号线clka被配置为向移位寄存器130中的时钟信号端clka提供时钟信号clka，例如向每一级移位寄存器130提供时钟信号clka，从而，每一级移位寄存器130均需与时钟信号线clka耦接。
[0083]
时钟信号线clkd被配置为向移位寄存器130中的时钟信号端clkd提供时钟信号clkd，例如向奇数级的移位寄存器130(即第一级移位寄存器a1、第三级移位寄存器a3和第五级移位寄存器a5)提供时钟信号clkd；具体的例如向第一级移位寄存器a1提供时钟信号clkd1；向第三级移位寄存器a3提供时钟信号clkd3；向第五级移位寄存器a5提供时钟信号clkd5；其中的时钟信号clkd1、clkd3和clkd5可以相同，也可以不同，本公开的实施例对此不做限定。
[0084]
时钟信号线clke被配置为向移位寄存器130中的时钟信号端clke提供时钟信号clke，例如向每一级移位寄存器130提供时钟信号clke，从而，每一级移位寄存器130均需与时钟信号线clke耦接；具体的，第一级移位寄存器a1与时钟信号线clke1耦接，第二级移位寄存器a2与时钟信号线clke2耦接，第三级移位寄存器a3与时钟信号线clke3耦接，第四级移位寄存器a4与时钟信号线clke4耦接，第五级移位寄存器a5与时钟信号线clke5耦接，第六级移位寄存器a6与时钟信号线clke6耦接；其中的时钟信号clke1、clke2、clke3、clke4、clke5、clke6可以相同，也可以不同，本公开的实施例对此不做限定。
[0085]
时钟信号线clkf被配置为向移位寄存器130中的时钟信号端clkf提供时钟信号clkf，例如向每一级移位寄存器130提供时钟信号clkf，从而，每一级移位寄存器130均需与时钟信号线clkf耦接；具体的，第一级移位寄存器a1与时钟信号线clkf1耦接，第二级移位寄存器a2与时钟信号线clkf2耦接，第三级移位寄存器a3与时钟信号线clkf3耦接，第四级移位寄存器a4与时钟信号线clkf4耦接，第五级移位寄存器a5与时钟信号线clkf5耦接，第六级移位寄存器a6与时钟信号线clkf6耦接；其中的时钟信号clkf1、clkf2、clkf3、clkf4、clkf5、clkf6可以相同，也可以不同，本公开的实施例对此不做限定。
[0086]
在某些实施例中，时钟信号clke和时钟信号clkf相同，即时钟信号clke1和时钟信号clkf1相同、时钟信号clke2和时钟信号clkf2相同、时钟信号clke3和时钟信号clkf3相同、时钟信号clke4和时钟信号clkf4相同、时钟信号clke5和时钟信号clkf5相同、时钟信号clke6和时钟信号clkf6相同。
[0087]
图5为根据本公开的一些实施例提供的一种移位寄存器的等效电路结构图。
[0088]
如图5所示，基于如上所示的多个移位寄存器130的级联结构图，本公开实施例提供的移位寄存器130可以包括：消隐输入子电路1301、显示输入子电路1302、控制子电路1303、输出子电路1304、复位子电路1305和全局复位子电路1306。
[0089]
例如，对于第n级的移位寄存器130而言，消隐输入子电路1301被配置为在一图像帧的消隐时段，控制栅极驱动电路13向像素驱动电路12输出消隐控制信号，例如向第一栅极信号端g1输出第一栅极信号g11，向第二栅极信号端g2输出第二栅极信号g21，在第一栅极信号g11的控制下，薄膜晶体管t1开启，在第二栅极信号g21的控制下薄膜晶体管t2开启，节点s的信号可传输至感测信号端sense，通过测量感测信号端sense上的信号大小即可获得感测信号sense。在消隐时段，像素驱动电路12并未驱动发光元件d发光，而是为了获取薄膜晶体管t3的阈值电压，获取薄膜晶体管t3的阈值电压的过程，已在前文阐述，因此不再赘述。
[0090]
消隐输入子电路1301例如包括第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4、第五晶体管m5、第六晶体管m6、第十一晶体管m11和第一电容c1。
[0091]
第一晶体管m1的栅极与随机信号端oe耦接，第一晶体管m1的第一极与级联输出信号端cr<n>耦接，第一晶体管m1的第二极与第二晶体管m2的第一极耦接。第二晶体管m2的栅极与随机信号端oe耦接，第二晶体管m2的第一极与第三晶体管m3的第二极耦接，第二晶体管m2的第二极与节点h耦接。第三晶体管m3的栅极与节点h耦接，第三晶体管m3的第一极与电源电压信号端vdd耦接，第三晶体管m3的第二极与第一晶体管m1的第二极耦接。第四晶体管m4的栅极与节点h耦接，第四晶体管m4的第一极与时钟信号端clka耦接，第四晶体管m4的第二极与节点n<n>耦接。第五晶体管m5的栅极与时钟信号端clka耦接，第五晶体管m5的第一极与节点n<n>耦接，第五晶体管m5的第二极与第六晶体管m6的第一极耦接。第六晶体管m6的栅极与时钟信号端clka耦接，第六晶体管m6的第一极还与防漏电节点off<n>耦接，第六晶体管m6的第二极与上拉节点q<n>耦接。第十一晶体管m11的栅极与上拉节点q<n>耦接，第十一晶体管m11的第一极与电源电压信号端vdd耦接，第十一晶体管m11的第二极与防漏电节点off<n>耦接。第一电容c1的一端与节点h耦接，另一端与第一电压信号端vgl1耦接。
[0092]
显示输入子电路1302被配置为在一图像帧的显示时段，控制栅极驱动电路13向像素驱动电路12输出显示控制信号，例如向第一栅极信号端g1输出第一栅极信号g12，向第二栅极信号端g2输出第二栅极信号g22，在第一栅极信号g12的控制下，薄膜晶体管t1开启，在第二栅极信号g22的控制下薄膜晶体管t2开启，感测信号端sense提供的复位信号将通过薄膜晶体管t2传输至节点s。在显示时段，像素驱动电路12将驱动发光元件d发光，像素驱动电路12驱动发光元件d发光的过程已在前文阐述，因此不再赘述。
[0093]
显示输入子电路1302例如包括：第七晶体管m7和第八晶体管m8。
[0094]
第七晶体管m7的栅极和第一极均与输入信号端stu耦接，第七晶体管m7的第二极与第八晶体管m8的第一极以及防漏电节点off<n>耦接。第八晶体管m8的栅极与输入信号端stu耦接，第八晶体管m8的第二极与上拉节点q<n>耦接。在显示时段中，在输入信号端stu提供的输入信号stu的控制下，第七晶体管m7和第八晶体管m8开启，将高电平的输入信号stu传输至上拉节点q<n>和防漏电节点off<n>，拉高上拉节点q<n>和防漏电节点off<n>的电位。
[0095]
控制子电路1303被配置为控制上拉节点q<n>和第一下拉节点qba的电位平衡，例如当上拉节点q<n>为高电平时，控制子电路1303控制第一下拉节点qba的电位为低电平，当第一下拉节点qba的电位为高电平时，控制子电路1303控制上拉节点q<n>的电位为高电平。
[0096]
控制子电路1303例如包括：第十八晶体管m18、第十九晶体管m19、第二十晶体管m20、第二十一晶体管m21、第二十二晶体管m22、第二十三晶体管m23和第二十四晶体管m24。
[0097]
第十八晶体管m18的栅极和第一极与电源电压信号端vdda耦接，第十八晶体管m18的第二极与第十九晶体管m19的栅极耦接。第十九晶体管m19的第一极与电源电压信号端vdda耦接，第十九晶体管m19的第二极与第一下拉节点qba耦接。第二十晶体管m20的栅极与上拉节点q<n>耦接，第二十晶体管m20的第一极与第十九晶体管m19的栅极耦接，第二十晶体管m20的第二极与第一电压信号端vgl1耦接。第二十一晶体管m21的栅极与上拉节点q<n>耦接，第二十一晶体管m21的第一极与第一电压信号端vgl1耦接，第二十一晶体管m21的第二极与第一下拉节点qba耦接。第二十二晶体管m22的栅极与时钟信号端clka耦接，第二十二晶体管m22的第一极与第一下拉节点qba耦接，第二十二晶体管m22的第二极与第二十三晶体管m23的第二极耦接。第二十三晶体管m23的栅极与节点h耦接，第二十三晶体管m23的第一极与第一电压信号端vgl1耦接。第二十四晶体管m24的栅极与输入信号端stu耦接，第二十四晶体管m24的第一极与第一电压信号端vgl1耦接，第二十四晶体管m24的第二极与第一下拉节点qba耦接。在电源电压信号端vdda提供的电源电压信号vdda的控制下，第十八晶体管m18开启，第十八晶体管m18的第二极将高电平的电源电压信号vdda传输至第十九晶体管m19的栅极，从而控制第十九晶体管m19开启，当第十九晶体管m19开启后，可以将高电平的电源电压信号vdda传输至第一下拉节点qba，对第一下拉节点qba进行充电。当上拉节点q<n>为高电平时，第二十晶体管m20和第二十一晶体管m21开启，其中第二十晶体管m20将第一电压信号端vgl1提供的低电平的第一电压信号vgl1传输至第十九晶体管m19的栅极，以使得第十九晶体管m19关闭；第二十一晶体管m21开启时，可以将低电平的第一电压信号vgl1传输至第一下拉节点qba，以对第一下拉节点qba进行放电。在输入信号端stu提供的高电平的输入信号stu的控制下，第二十四晶体管m24开启，将低电平的第一电压信号vgl1传输至第一下拉节点qba，以对第一下拉节点qba进行放电。当节点h的电平为高电平时，第二十三晶体管m23开启，将第一电压信号端vgl1提供的低电平的第一电压信号vgl1传输至第二十二晶体管m22的第一极；当时钟信号端clka提供的时钟信号clka也为高电平时，第二十二晶体管m22开启，将低电平的第一电压信号vgl1传输至第一下拉节点qba，以拉低第一下拉节点qba的电位。在显示时段，当存在高电平的输入信号stu时，第七晶体管m7和第八晶体管m8将会开启，对上拉节点q<n>进行充电，而上拉节点q<n>为高电平时，第一下拉节点qba需要为低电平，因此可通过第二十四晶体管m24控制上拉节点q<n>和第一下拉节点qba之间的电位关系。在消隐时段，当时钟信号端clka提供时钟信号clka为高电平和节点h为高电平时，上拉节点q<n>将为高电平，因此需要通过第二十二和第二十三晶体管m23控制上拉节点q<n>和第一下拉节点qba之间的电位关系。当上拉节点q<n>为高电平时，第二十晶体管m20开启，关断了第十九晶体管m19，从而致使电源电压信号端vdda停止向第一下拉节点qba充电，同时第二十一晶体管m21开启，将低电平的第一电压信号vgl1传输至第一下拉节点qba，以拉低第一下拉节点qba的电位。因此，控制子电路1303实现了对上拉节点q<n>和第一下拉节点qba的电位的控制。
[0098]
输出子电路1304配置为在一图像帧的消隐时段输出第一栅极信号g11和第二栅极信号g21，在一图像帧的显示时段输出第一栅极信号g12和第二栅极信号g22。
[0099]
输出子电路1304例如包括：第二十五晶体管m25、第二十八晶体管m28、第三十一晶体管m31、第二电容c2、第三电容c3。
[0100]
第二十五晶体管m25的栅极与上拉节点q<n>耦接，第二十五晶体管m25的第一极与时钟信号端clkd1耦接，第二十五晶体管m25的第二极与级联输出信号端cr<n>耦接。第二十八晶体管m28的栅极上拉节点q<n>耦接，第二十八晶体管m28的第一极与时钟信号端clke1耦接，第二十八晶体管m28的第二极与第一输出信号端out1耦接。第三十一晶体管m31的栅极与上拉节点q<n>耦接，第三十一晶体管m31的第一极与时钟信号端clkf1耦接，第三十一晶体管m31的第二极与第二输出信号端out2耦接。第二电容c2的一端与第二十八晶体管m28的栅极耦接，另一端与第一输出信号端out1耦接。第三电容c3的一端与第三十一晶体管m31的栅极耦接，第二端与第二输出信号端out2耦接。当上拉节点q<n>为高电平时，第二十五晶体管m25、第二十八晶体管m28和第三十一晶体管m31开启，其中，第二十五晶体管m25将时钟信号端clkd1提供的时钟信号clkd1传输至级联输出信号端cr<n>，第二十八晶体管m28将时钟信号端clke1提供的时钟信号clke1传输至第一输出信号端out1，从第一输出信号端out1输出的信号为第一栅极信号g1；第三十一晶体管m31将时钟信号端clkf1提供的时钟信号clkf1传输至第二输出信号端out2，从第二输出信号端out2输出的信号为第二栅极信号g2。第二电容c2用于保持第二十八晶体管m28的栅极电位，以使得第二十八晶体管m28可以保持开启状态，输出时钟信号clke1；第三电容c3用于保持第三十一晶体管m31的栅极电位，以使得第三十一晶体管m31可以保持开启状态，输出时钟信号clkf1。级联输出信号端cr<n>输出的级联信号cr<n>例如被第一晶体管m1的第一极所接收，从而作为消隐输入子电路1301的输入信号。
[0101]
输出子电路1304包括第一输出信号端out1和第二输出信号端out2。参考图3所示，第一输出信号端out1被配置为向第一栅极信号端g1提供第一栅极信号g1，第二输出信号端out2被配置为向第二栅极信号端g2提供第二栅极信号g2，从而第一栅极信号g1和第二栅极信号g2在保障像素驱动电路12可以正常工作的前提下，可能相同，也可能不同，本公开对此不做限定。
[0102]
复位子电路1305被配置为对上拉节点q<n>、第一下拉节点qba、防漏电节点off<n>、输出子电路1304进行复位。复位子电路1305例如包括第一复位子电路13051和第二复位子电路13052，其中第一复位子电路13051被配置为对上拉节点q<n>、第一下拉节点qba和输出子电路1304进行复位；第二复位子电路13052被配置为对上拉节点q<n>和防漏电节点off<n>进行复位。
[0103]
第一复位子电路13051例如包括：第十四晶体管m14、第十五晶体管m15、第十六晶体管m16、第十七晶体管m17、第二十六晶体管m26、第二十七晶体管m27、第二十九晶体管m29、第三十晶体管m30、第三十二晶体管m32和第三十三晶体管m33。第十四晶体管m14的栅极与第一下拉节点qba耦接，第十四晶体管m14的第一极与防漏电节点off<n>耦接，第十四晶体管m14的第二极与上拉节点q<n>耦接。第十五晶体管m15的栅极与第一下拉节点qba耦接，第十五晶体管m15的第一极与第一电压信号端vgl1耦接，第十五晶体管m15的第二极与防漏电节点off<n>耦接。第二十六晶体管m26的栅极与第一下拉节点qba耦接，第二十六晶
体管m26的第一极与第一电压信号端vgl1耦接，第二十六晶体管m26的第二极与级联输出信号端cr<n>耦接。第二十九晶体管m29的栅极与第一下拉节点qba耦接，第二十九晶体管m29的第一极与第二电压信号端vgl2耦接，第二十九晶体管m29的第二极与第一输出信号端out1耦接。第三十二晶体管m32的栅极与第一下拉节点qba，第三十二晶体管m32的第一极与第二电压信号端vgl2耦接，第三十二晶体管m32的第二极与第二输出信号端out2耦接。当第一下拉节点qba为高电平时，第十四晶体管m14、第十五晶体管m15、第二十六晶体管m26、第二十九晶体管m29和第三十二晶体管m32均开启，其中，第十五晶体管m15将第一电压信号端vgl1提供的第一电压信号vgl1传输至防漏电节点off<n>进行复位，此时防漏电节点off<n>的电位为低电平，该低电平的信号例如等于第一电压信号vgl1，当第十四晶体管m14开启时可以将该低电平的信号传输至上拉节点q<n>，对上拉节点q<n>进行复位；当第二十六晶体管m26开启时，可以将第一电压信号端vgl1提供的第一电压信号vgl1传输至级联输出信号端cr<n>，以对级联输出信号端cr<n>进行复位；当第二十九晶体管m29开启时，可以将第二电压信号端vgl2提供的第二电压信号vgl2传输至第一输出信号端out1，以对第一输出信号端out1进行复位；当第三十二晶体管m32开启后，可以将第二电压信号端vgl2提供的第二电压信号vgl2传输至第二输出信号端out2，以对第二输出信号端out2进行复位。当第二下拉节点qbb为高电平时，第十六晶体管m16、第十七晶体管m17、第二十七晶体管m27、第三十晶体管m30和第三十三晶体管m33开启，其中第十六晶体管m16的作用和第十四晶体管m14的作用相同，第十七晶体管m17的作用和第十五晶体管m15的作用相同，第二十七晶体管m27的作用和第二十六晶体管m26的作用相同，第三十晶体管m30的作用和第二十九晶体管m29的作用相同，第三十三晶体管m33的作用和第三十二晶体管m32的作用相同，因此请参照前文中对第十四晶体管m14、第十五晶体管m15、第二十六晶体管m26、第二十九晶体管m29和第三十二晶体管m32的描述来理解第十六晶体管m16、第十七晶体管m17、第二十七晶体管m27、第三十晶体管m30和第三十三晶体管m33的工作。
[0104]
第二复位子电路13052例如包括：第十二晶体管m12和第十三晶体管m13。第十二晶体管m12的栅极与复位信号端std耦接，第十二晶体管m12的第一极与防漏电节点off<n>耦接，第十二晶体管m12的第二极与上拉节点q<n>耦接。第十三晶体管m13的栅极与复位信号端std耦接，第十三晶体管m13的第一极与第一电压信号端vgl1耦接，第十三晶体管m13的第二极与防漏电节点off<n>耦接。当复位信号端std提供的复位信号std为高电平时，第十二晶体管m12和第十三晶体管m13开启；其中，第十三晶体管m13开启后，可以将第一电压信号端vgl1提供的第一电压信号vgl1传输至防漏电节点off<n>，对防漏电节点off<n>进行复位；当第十二晶体管m12开启时，可以将防漏电节点off<n>处的低电平信号(例如第一电压信号vgl1)传输至上拉节点q<n>，对上拉节点q<n>进行复位，也可以理解为，通过第十三晶体管m13，第十二晶体管m12可以将第一电压信号vgl1传输至上拉节点q<n>。
[0105]
全局复位子电路1306被配置为对上拉节点q<n>和防漏电节点off<n>进行二次复位。
[0106]
全局复位子电路1306例如包括：第九晶体管m9和第十晶体管m10。第九晶体管m9的栅极与全局复位信号端trst耦接，第九晶体管m9的第一极与第十晶体管m10的第二极耦接，第九晶体管m9的第二极与上拉节点q<n>耦接。第十晶体管m10的栅极与全局复位信号端trst耦接，第十晶体管m10的第一极与第一电压信号端vgl1耦接，第二极与防漏电节点off<
n>节点。当全局复位信号端trst提供的全局复位信号trst为高电平时，第九晶体管m9和第十晶体管m10开启，其中，第十晶体管m10将第一电压信号端vgl1提供第一电压信号vgl1传输至防漏电节点off<n>节点和第九晶体管m9的第一极，以对防漏电节点off<n>节点进行复位，同时第九晶体管m9可将第一电压信号vgl1传输至上拉节点q<n>以对上拉节点q<n>进行复位。
[0107]
上述为对第n级的移位寄存器130的结构解释，参考图5，第n+1级移位寄存器的结构与第n级移位寄存器的结构类似，其中第n级的移位寄存器和第n+1级移位寄存器共用部分薄膜晶体管。例如，参考图5，第n+1级移位寄存器130例如包括：用于组成消隐输入子电路1301的第三十四晶体管m34、第三十五晶体管m35和第四十晶体管m40；用于组成显示输入子电路1302的第三十六晶体管m36和第三十七晶体管m37；用于组成控制子电路1303的第四十七晶体管m47、第四十八晶体管m48、第四十九晶体管m49、第五十晶体管m50、第五十一晶体管m51、第五十二晶体管m52和第五十三晶体管m53；用于组成输出子电路1304的第五十四晶体管m54、第五十七晶体管m57、第四电容c4和第五电容c5；用于组成复位子电路1305中的第一复位子电路13051的第四十三晶体管m43、第四十四晶体管m44、第四十五晶体管m45、第四十六晶体管m46、第五十五晶体管m55、第五十六晶体管m56、第五十八晶体管m58和第五十九晶体管m59；用于组成第二复位子电路13052的第四十一晶体管m41和第四十二晶体管m42；用于组成全局复位子电路1306的第三十八晶体管m38和第三十九晶体管m39。
[0108]
第n+1行中的消隐输入子电路1301与第n行中的消隐输入子电路共用第一晶体管m1、第二晶体管m2、第三晶体管m3、第四晶体管m4和第一电容c1，从而可以减少薄膜晶体管的数量。
[0109]
第n行的第一下拉节点qba与第n+1行的第一下拉节点qba耦接，第n行的第二下拉节点qbb与第n+1行的第一下拉节点qbb耦接。第n行的第一下拉节点qba和第二下拉节点qbb与外部的电压信号端耦接，通过外部的电压信号端可以使得第一下拉节点qba和第二下拉节点qbb的电位跳变成高电位。同时，第n行的第一下拉节点qba与第n+1行的第一下拉节点qba耦接，第n行的第二下拉节点qbb与第n+1行的第一下拉节点qbb耦接可以节省薄膜晶体管的数量，以及降低薄膜晶体管的工作压力；且在每行中设置第一下拉节点qba和第二下拉节点qbb可以使二者交替工作，降低薄膜晶体管的工作压力。
[0110]
图6为根据本公开的一些实施例提供的一种图5中的移位寄存器所对应的时序图。
[0111]
如图6所示，在一图像帧中，显示时段位于消隐时段之前，即移位寄存器130先向像素驱动电路12输出第一栅极信号g12和第二栅极信号g22，再向像素驱动电路12输出第一栅极信号g11和第二栅极信号g21。
[0112]
针对第n级移位寄存器130而言，在显示时段，首先，全局复位信号端trst提供的全局复位信号为高电平，全局复位子电路1306开始工作，第九晶体管m9和第十晶体管m10开启，分别对上拉节点q<n>和防漏电节点off<n>进行复位；随机信号端oe提供的随机信号oe为高电平，第一晶体管m1和第二晶体管m2开启，由于此时级联输出信号端cr<n>无输出信号，因此节点h的电位为低电平，电源电压信号端vdda提供的电源电压信号vdda为高电平，控制子电路1303中的第十八晶体管m18和第十九晶体管m19开启，对第一下拉节点qba进行充电，使得第一下拉节点qba的电位为高电平；其次，输入信号端stu提供的输入信号stu为高电平，第二十四晶体管m24开启，将第一电压信号vgl1传输至第一下拉节点qba使得第一
下拉节点qba的电位变为低电平；当输入信号stu为高电平时，显示输入子线路1302开始工作，第七晶体管m7和第八晶体管m8开启，对上拉节点q<n>和防漏电节点off<n>进行充电，使得上拉节点q<n>和防漏电节点off<n>的电位为高电平；当上拉节点q<n>的电位为高电平时，第二十晶体管m20和第二十一晶体管m21开启，从而使得第十九晶体管m19截止以及使得第一下拉节点qba的电位继续保持低电平；当上拉节点q<n>的电位为高电平时，第二十五晶体管m25、第二十八晶体管m28和第三十一晶体管m31开启，级联输出信号端cr<n>、第一输出信号端out1和第二输出信号端out2开始分别输出信号，其中的级联输出信号端cr<n>输出的信号例如为第n+2或第n+3级移位寄存器130的输入信号stu，第一输出信号端out1输出的第一输出信号例如为第一栅极信号g12，第二输出信号端out2输出的第二输出信号例如为第二栅极信号g22；当上拉节点q<n>的电位为高电平时，第十一晶体管m11开启，将电源电压信号端vdd提供的电源电压信号vdd传输至防漏电节点off<n>，防漏电节点off<n>的电位为高电平，此时对于第六晶体管m6而言，其第一极与防漏电节点off<n>耦接，因此为高电平，第二极与上拉节点q<n>耦接，也为高电平，从而能够避免上拉节点q<n>的电荷通过第六晶体管m6泄露，实现了防漏电的作用；当时钟信号端clkd1提供的时钟信号clkd1为高电平时，随机信号oe也为高电平时，消隐输入子电路1301通过第一晶体管m1和第二晶体管m2对节点h充电，由于第一电容c1的存在，节点h的高电平可以保持一段时间，在节点h的电位为高电平时，第四晶体管m4开启和第二十三晶体管m23开启，由于在整个显示时段时钟信号端clka提供的时钟信号clka均为低电平，因此与第四晶体管m4的第二极所耦接的节点n的电位在显示时段始终为低电平，第五晶体管m5和第六晶体管m6在显示时段始终处于截止状态；当第六晶体管m6无输出信号时，第十一晶体管m11处于截止状态；最后，当复位信号端std提供的复位信号std为高电平时，第十二晶体管m12和第十三晶体管m13开启，对上拉节点q<n>和防漏电节点off<n>进行复位，使得对上拉节点q<n>和防漏电节点off<n>的电平变为低电平，当上拉节点q<n>的电位变为低电平时，级联输出信号端cr<n>、第一输出信号端out1和第二输出信号端out2停止输出信号，又由于电源电压信号vdda为高电平，因此第一下拉节点qba的电位恢复为高电平，当第一下拉节点qba的电位为高电平时，第十四晶体管m14、第十五晶体管m15、第二十六晶体管m26、第二十九晶体管m29和第三十二晶体管m32开启；其中，第十四晶体管m14、第十五晶体管m15可以第一电压信号vgl1分别传输至上拉节点q<n>和防漏电节点off<n>，以对上拉节点q<n>和防漏电节点off<n>进行复位；第二十六晶体管m26可以将第一电压信号vgl1传输至级联输出信号端cr<n>对其进行复位，第二十九晶体管m29和第三十二晶体管m32可以将第二电压信号端vgl2提供的低电平的第二电压信号vgl2分别传输至第一输出信号端out1和第一输出信号端out2，以对第一输出信号端out1和第一输出信号端out2进行复位，显示时段结束。
[0113]
在消隐时段，由于时钟信号clka为高电平，且节点h的电位可以保持至消隐时段，因此第四晶体管m4可以向节点n输出高电电平的信号，节点n的电位为高电平，由于时钟信号clka和节点h的电位为高电平，因此第二十三晶体管m23和第二十二晶体管m22均开启，将第一电压信号端vgl1提供的低电平的第一电压信号vgl1传输至第一下拉节点qba，使得第一下拉节点qba的电位变为低电平；由于时钟信号clka为高电平，第五晶体管m5和第六晶体管m6开启，将节点n的信号传输至上拉节点q<n>，以使得上拉节点q<n>的电位变为高电平；当上拉节点q<n>的电位变为高电平后，由于时钟信号clkd1为低电平，时钟信号clke1为高
电平，所以第一输出信号端out1开始输出第一栅极信号g11，第二输出信号端out2开始输出第二栅极信号g21。
[0114]
当外部的的电压信号端使得第二下拉节点qbb为高电平时，第十六晶体管m16、第十七晶体管m17、第二十七晶体管m27、第三十晶体管m30和第三十三晶体管m33开启；其中，第十六晶体管m16和第十七晶体管m17可以将第一电压信号vgl1分别传输至上拉节点q<n>和防漏电节点off<n>，以对上拉节点q<n>和防漏电节点off<n>进行复位；第二十七晶体管m27可以将第一电压信号vgl1传输至级联输出信号端cr<n>以对其进行复位；第三十晶体管m30和第三十三晶体管m33可以将第二电压信号vgl2传输至第一输出信号端out1和第二输出信号端out2，以对第一输出信号端out1和第二输出信号端out2进行复位。
[0115]
在上述的一图像帧中，时钟信号clke和时钟信号clkf相同，第一电压信号vgl1和第二电压信号vgl2例如始终均为低电平信号，电源电压信号端vdd始终为高电平信号，因此在图5中未体现。在一图像帧中，第一电压信号vgl1和第二电压信号vgl2均为低电平的电压信号，可以相同也可以不同，本公开对此不做限定。
[0116]
本领域技术人员可以理解的是，本公开中的高电平和低电平为相对值，例如高电平为15v，低电平为5v，并不因此而限定了低电平为小于等于0v的电平。
[0117]
图6中所示的时序图与移位寄存器130中的薄膜晶体管均为n型相对应，仅作为一种示例。
[0118]
本领域技术人员可以理解的是，前文中对栅极驱动电路13所包括的移位寄存器130的结构和数量、控制信号线132的数量和类型均为示例性的描述，并不因此而限定了本公开中的移位寄存器130的结构和数量，以及控制信号线132的数量和类型。
[0119]
可以将第n级移位寄存器130和第n+1级移位寄存器130中所包括的多个晶体管例如均称为第一薄膜晶体管，而该每一级移位寄存器130中所包括的多个第一薄膜晶体管可以被划分成多个第一薄膜晶体管组131，每个第一薄膜晶体管组131中至少包括一个第一薄膜晶体管。例如，第n级移位寄存器130所包括的每个子电路中例如至少包括一个第一薄膜晶体管组131。
[0120]
需要说明的是，栅极驱动电路13所包括的第一薄膜晶体管可以全部位于显示面板的显示区域中，如位于显示区域的非发光区域中。栅极驱动电路13所包括的第一薄膜晶体管可以部分位于显示面板的显示区域中，如部分第一薄膜晶体管设置在显示区域的非发光区域中，部分第一薄膜晶体管设置在非显示区域中。
[0121]
移位寄存器130包括多个第一薄膜晶体管组131，至少一个第一薄膜晶体管组131位于显示区域10且分布在同一行子像素p中的相邻子像素p之间。由于将移位寄存器130中至少一个第一薄膜晶体管组131设置在了显示区域10中，从而可以减小栅极驱动电路13在非显示区域11所占据的面积，栅极驱动电路13在非显示区域11中所占据的面积越小，越有利于实现显示面板1’的窄边框化，从而可以提高显示面板1’的市场竞争力。
[0122]
由于栅极驱动电路13的至少部分可以位于显示区域10中，因此当输出子电路1304位于显示区域10中时，参考图5，输出子电路1304中的第一输出信号端out1和第二输出信号端out2需要与栅线耦接，位于同一行的像素驱动电路12与相同的栅线耦接，栅线被配置为向像素驱动电路12传输第一栅极信号g1和第二栅极信号g2。具体地，第一栅极信号g1和第二栅极信号g2可以通过栅线进行传输。
[0123]
参考图2所示，多条控制信号线132中的至少一条位于显示区域10中的非发光区域(发光元件d所在的无填充图案的区域是发光区域，环绕发光区域的具有填充图的区域是非发光区域)中，并且位于像素驱动电路12所占区域以外的区域。
[0124]
控制信号线132的材料例如为金属材料，例如钼(mo)、钛(ti)、铜(cu)、银(ag)、铝(al)。控制信号线132可以为金属叠层结构，在此不做限定。
[0125]
显示区域10包括发光区域和非发光区域，例如，像素驱动电路12所占区域以外的区域中还设置有发光元件d，但是由于发光元件d所占的区域为发光区域，而控制信号线132的材料为金属材料，对于光线的透过率较低，因此控制信号线132无法设置在发光元件d所占的区域，只能设置在显示区域10中除像素驱动电路12和发光元件d所占区域之外的区域。
[0126]
当多条控制信号线132中的至少一条控制信号线132位于显示区域10时，有利于进一步降低栅极驱动电路13在非显示区域11中所占据的面积，从而有利于进一步实现显示面板1’的窄边框化。
[0127]
在某些实施例中，参考图2所示，多条控制信号线132中的至少一条位于相邻两列子像素p之间，每行。例如子像素p的排列顺序可以相同。
[0128]
本领域技术人员可以理解的是，排列顺序相同的前提是排列规则相同，例如对于每一行子像素p而言，均沿从左向右，或者从右向左的顺序，每一行中的第m个子像素即可组成第m列的子像素p，其中m为正整数且小于等于每行子像素p的总数。
[0129]
当多个子像素p呈多行多列的矩阵形式分布时，将控制信号线132设置在相邻的两列子像素p之间，可以形成俯视结构为直线的控制信号线132，从而可以降低控制信号线132的制作难度。
[0130]
图7为根据本公开的实施例提供的显示面板的结构示意图。
[0131]
如图7所示，为了提升像素开口率，可以将多个子像素p作为一个像素单元。例如，像素单元的各子像素p的像素驱动电路12集中设置在针对该像素单元的非发光区域中，有助于减小非发光区域的尺寸，提升像素开口率。
[0132]
栅极驱动电路13和像素驱动电路12通过栅线g1、g2耦接，栅极驱动电路13被配置为通过耦接的栅线g1、g2向耦接的像素驱动电路12提供栅极驱动信号。其中，发光元件d发出的光透过衬底基板出射，栅极驱动电路13中位于非发光区域的部分在衬底基板上的正投影，与发光元件d和像素驱动电路12在衬底基板上的正投影不重叠。
[0133]
例如，显示面板1’中的子像素p的排布方式采用的是标准rgb模式时，每个像素包括三个子像素p，该三个子像素p的发光颜色为三基色，例如依次为红色、绿色和蓝色。rgb模式的排列是最标准的排列方式，它把一个方块形的像素，平均分成三等分，每一块赋予不同的颜色，这样便于制作子像素p。
[0134]
又例如，当显示面板1’中的子像素p的排布方式采用的是rgb pentile(rgb排列)模式时，每个像素单元100包括4个子像素p，该四个子像素p的发光颜色例如依次为红色、绿色、蓝色、绿色，且发光颜色为红色和蓝色的子像素的面积大于发光颜色为绿色的子像素p的面积。
[0135]
pentile排列主要是通过相邻像素公用子像素p的方法来减少子像素p的数量，从而达到以低分辨率模拟高分辨率的效果。pentile排列最大的好处就是增加通透性，同样的亮度只需要更小的功耗，从而可以提升显示面板1’的续航能力，以及可以显著的降低显示
面板1’的成本。
[0136]
在同一行子像素p中，每个像素单元100中各子像素p的发光颜色的排列顺序相同，例如位于第一行的每个像素单元100所包括的四个子像素p中，第一个为发光颜色为红色的子像素p，第二个为发光颜色为绿色的子像素p，第三个为发光颜色为蓝色的子像素p，第四个也为发光颜色为绿色的子像素p，即在该像素单元100中，各子像素p的发光颜色的排列顺序为红色、绿色、蓝色和绿色；而位于不同行的像素单元100中各子像素p的发光颜色并不相同，例如在第二行子像素p中，每个像素单元100中的各个子像素p的发光颜色的排列顺序为蓝色、绿色、红色和绿色。
[0137]
每个像素单元100中包括三个子像素p，第一个为发光颜色为红色的子像素p，第二个为发光颜色为绿色的子像素p，第三个为发光颜色为蓝色的子像素p，且位于不同行的像素单元100中各子像素p的发光颜色的排列顺序均相同，即均为红色、绿色和蓝色。在该种结构中，一个像素单元100即为一个像素。
[0138]
当多个子像素p被划分为多个像素单元100时，栅极驱动电路13可以设置在相邻的两个像素单元100之间。例如，至少一个第一薄膜晶体管组131位于相邻的两个像素单元100之间。
[0139]
当将多个子像素p划分为多个像素单元100，第一薄膜晶体管组131设置在相邻两个像素p之间时，由于在每个像素单元100中相邻两个子像素p之间的间距较小；一方面，当一个像素单元100可作为一个像素时，可以使得相邻的像素可以相对独立的显示，进而有利于保证显示面板1’的显示效果；另一方面，由于像素单元100的数量是小于子像素p的数量，从而利用相邻两个像素单元100之间的空余区域设置第一薄膜晶体管组131时，有利于提高显示面板1’的像素密度(ppi)。
[0140]
在某些实施例中，多条栅线g1、g2中相邻两条栅线位于相邻两行像素单元100之间。这样有助于减小栅线与栅极驱动电路之间的平均距离。
[0141]
在某些实施例中，相邻两行的子像素p，位于不同行的发光元件d相邻，或者位于不同行的像素驱动电路12相邻。这样有助于减小非发光区域的面积。
[0142]
参考图7和图10所示，栅线g1、g2沿多个子像素p的行方向分布。此外，栅线g1、g2也可以沿多个子像素p的列方向延伸。针对每个子像素p的像素驱动电路12、电容cst和发光元件d可以依序排列。栅线g1、g2可以与栅极驱动电路中第一薄膜晶体管组131耦接。例如，栅线g1、g2和第一薄膜晶体管组131之间可以通过连接线进行连接。第一薄膜晶体管组131还可以与一条或多条控制信号线耦接。例如，控制信号线可以与图4中示出的时钟信号线clke1等相连。
[0143]
在某些实施例中，每个像素单元100中都设置有栅极驱动电路13。
[0144]
例如，栅极驱动电路13包括多个移位寄存器130，移位寄存器130包括多个薄膜晶体管，多个薄膜晶体管被划分为多个薄膜晶体管组131，至少一个薄膜晶体管组131位于非发光区域且分布在相邻的两行子像素p之间。
[0145]
在某些实施例中，由于一个栅极驱动电路13可以对应多个像素单元100，只要部分像素单元100中设置栅极驱动电路13，即可满足显示面板1’对栅极驱动电路13的需求。例如，部分像素单元100中设置有栅极驱动电路13，其余部分像素单元100中没有设置栅极驱动电路13。
[0146]
没有设置栅极驱动电路13的非发光区域，在与栅极驱动电路13的各部件同层处可以处于无图案状态。此外，也可以在这些处于无图案状态的区域中设置伪图案(dummy pattern)。
[0147]
以上的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，同一构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
[0148]
在某些实施例中，没有设置栅极驱动电路13的非发光区域，与栅极驱动电路13的各部件同层处可以设置静电释放图案14，这样提升了显示面板上非发光区域的空间利用率。静电释放图案14的端部通过导线140耦接在一起。
[0149]
需要说明的是，仅在部分显示单元中设置栅极驱动电路的方案中，这样设计的栅极驱动电路中输出晶体管会集中在显示区域的某些显示单元中，如果输出晶体管过多会导致该显示单元所在区域发热严重，导致像素烧毁。此外，栅极驱动电路中输出晶体管过少就会导致gate下降沿不足，造成充电率不够，面板均一性会变差。
[0150]
图8为一种显示面板针对图7中a
‑
a’方向的截面结构示意图。
[0151]
如图8所示，该显示面板包括衬底基板17和位于衬底基板17之上的缓冲层19。其中，衬底基板17包括但不限于无机透明材料基板、有机透明材料基板等。缓冲层19可以是由透明介质材料形成。
[0152]
设置在缓冲层19之上的有源层1211。该有源层1211可以由半导体材料形成，被配置为构成薄膜晶体管的源极和漏极。源极和漏极可以通过导电部件与外部电路相连。
[0153]
设置在有源层1211之上的栅介质层1212。栅介质层1212的材料包括但不限于：二氧化硅、氮氧化硅、氮化硅、氧化铪等中至少一种。
[0154]
设置在栅介质层1212之上的栅极1213。栅极1213可以由导电材料构成。例如，栅极1213可以是钨材料、铝材料或铜材料等金属材料等。
[0155]
层间绝缘层1214环绕设置在有源层1211、栅介质层1212和栅极1213的周侧。层间绝缘层1214的材料包括但不限于：二氧化硅、氮氧化硅、有机透明材料等。
[0156]
设置在层间绝缘层1214之上的标号为1215的导电线，该导电部件可以用于与源漏极电连接，以给源极输入信号和从漏极输出信号。相关技术中，a
‑
a’方向的截面处可以不存在该标号为1215的导电线；或者标号为1215的导电线所在层的该区域未进行图案化；或者该标号为1215的导电线作为一个伪图案存在，并不用于传输信号。从图8中可以看到，标号为1215的导电线与栅极1213之间电绝缘。
[0157]
在某些实施例中，至少一条栅线g1、g2包括位于相邻子像素之间的第一导电部，第一导电部包括第一导电子层和第二导电子层，第一导电子层和第二导电子层位于不同层，第一导电子层和第二导电子层之间包括绝缘层，第一导电子层和第二导电子层通过绝缘层过孔耦接。
[0158]
具体地，可以在衬底基板17之上(位于衬底之上的任意一层之间或表面之上)形成金属层，通过光刻、刻蚀等工艺在该金属层上形成第二导电子层。其中，该第二导电子层可以通过过孔与第一导电子层电连接，来减小第一导电子层的电阻。
[0159]
在某些实施例中，为了避免因新增的第二导电子层，导致需要新增金属层或新增
图形化工艺，可以在已有的导电层中对未使用区域进行图形化，形成该第二导电子层，该第二导电子层可以通过过孔与第一导电子层电连接。这样使得可以在形成其它图案的同时形成第二导电子层。
[0160]
在某些实施例中，第二导电子层设置在以下至少一层中：遮光图案所在层、栅极所在层、源漏极所在层或者阴极所在层。其中，遮光图案所在层、栅极所在层、源漏极所在层可以为金属材料层，阴极所在层可以为透明导电层。需要说明的是针对第一导电子层的第二导电子层也可以设置在第一导电子层所在的层，如通过图形化来同时形成第一导电子层和与第一导电子层相连的第二导电子层。
[0161]
图9为本公开实施例针对图7中a
‑
a’方向的另一截面结构示意图。
[0162]
如图9所示，将与第一导电子层1213电连接的导电线作为第二导电子层1215，在提升空间利用率的同时降低第一导电子层1213的电阻。例如，第二导电子层1215通过第三过孔k1与第一导电子层1213电连接，第三过孔k1设置在层间介质层上1214上。第一导电部在非发光区域中具有至少两层金属布线，有效减小第一导电子层1213电阻。
[0163]
参考图7和图9所示，第一导电子层1213与第二导电子层1215在衬底基板上的正投影相互交叠并且沿相同方向延伸。这样既可以减少goa输出晶体管tft的尺寸，还能保证gate下降沿，提高panel的均一性。例如，第二导电子层1215在衬底基板上的投影与第一导电子层1213在衬底基板上的投影之上部分重叠。第二导电子层1215可以沿行方向延伸和/或列方向延伸。一条第一导电子层1213与一条第二导电子层1215之间可以通过一个或多个过孔进行连接，如1个过孔、2个过孔、3个过孔等，过孔的数量可以根据第二导电子层的长度而定，在此不做限定。
[0164]
在某些实施例中，多条栅线包括相邻的第一栅线g1和第二栅线g2。每个像素驱动电路12中第一晶体管t1包括源漏极1215、有源层1211。多个像素驱动电路12包括：与一条数据线data和第一栅线g1耦接的第一像素驱动电路，以及与该数据线data和第二栅线g2耦接的第二像素驱动电路。其中，源极区是有源层1211中的半导体经过导体化(如通过掺杂的方式)后，与源极/漏极耦接的区域。
[0165]
图9中，像素驱动电路12包括薄膜晶体管。薄膜晶体管包括源漏极，第二导电子层1215与源漏极位于同一层。
[0166]
在某些实施例中，显示面板1’还包括：位于衬底基板17上的电源线elvdd，设置在至少部分相邻两列子像素p之间，或者设置在边缘列子像素p的侧边，每条电源线elvdd用于给指定个数列的发光元件d提供电源，电源线elvdd与像素驱动电路12耦接。例如，指定个数可以是1列、2列、3列或4列等。
[0167]
在某些实施例中，显示面板1’还包括：数据信号线data，电源线elvdd和数据信号线data与像素驱动电路12耦接。电源线elvdd和数据信号线data分别被配置为向像素驱动电路12提供电源电压信号和数据信号。多个薄膜晶体管分布在同一列子像素中的相邻子像素之间。
[0168]
具体地，显示面板1’还包括：数据信号线data，数据信号线与像素驱动电路12耦接，被配置为向像素驱动电路12提供数据信号；多个第一薄膜晶体管组131至少包括移位寄存器130中被作为输出晶体管的第一薄膜晶体管组131。被作为输出晶体管的第一薄膜晶体管组与电源线之间的第一间距，小于被作为输出晶体管的第一薄膜晶体管组与数据信号线
之间的第二间距。
[0169]
在一些实施例中，显示面板1包括：电源电压信号线elvdd和数据信号线data。参考图7，该电源电压信号线elvdd被配置为向像素驱动电路12中的电源电压信号端elvdd提供电源电压信号elvdd，该数据信号线data被配置为向像素驱动电路12中的数据信号端data提供数据信号data。多个第一薄膜晶体管组131位于显示区且分布在同一行亚像素p的相邻亚像素p之间，且多个第一薄膜晶体管组131至少包括移位寄存器130中被作为输出晶体管的第一薄膜晶体管组131。
[0170]
示例的，参考图10和图11中，每个第一薄膜晶体管组131位于同一行显示单元100中的相邻显示单元100之间，且每个第一薄膜晶体管组131包括一个第一薄膜晶体管，该一个第一薄膜晶体管为输出晶体管，如该输出晶体管例如为第n级移位寄存器130中的第二十四晶体管m24。
[0171]
上述被作为输出晶体管的第一薄膜晶体管组131与电源电压信号线elvdd之间的间距小于其与数据信号线data之间的间距。示例的，参考图7和图11，被作为输出晶体管的第二十四晶体管m24与位于其右侧的电源电压信号线elvdd之间的间距小于第二十四晶体管m24与位于其右侧的数据信号线data之间的间距，从而可使，第二十四晶体管m24受到数据信号线data的干扰越小，工作越稳定。需要说明的是，在比对第二十四晶体管m24与电源电压信号线elvdd和数据信号线data之间的间距时，采用的是沿从左向右的方向，第一个第二十四晶体管m24，因此，电源电压信号线elvdd和数据信号线data均位于该第二十四晶体管m24的右侧，另一个第二十四晶体管m24右侧的结构与该第一个第二十四晶体管m24的相同。
[0172]
例如，显示面板1’还包括：电源线elvdd和数据信号线data。参考图2，该电源线elvdd被配置为向像素驱动电路12中的电源电压信号端elvdd提供电源电压信号elvdd，该数据信号线data被配置为向像素驱动电路12中的数据信号端data提供数据信号data。多个第一薄膜晶体管组131位于显示区且分布在同一行子像素p的相邻子像素p之间，且多个第一薄膜晶体管组131至少包括移位寄存器130中被作为输出晶体管的第一薄膜晶体管组131。
[0173]
参考图7和图10所示，每个第一薄膜晶体管组131位于同一行像素单元100中的相邻像素单元100之间，且每个第一薄膜晶体管组131包括一个第一薄膜晶体管1310，该一个第一薄膜晶体管1310为输出晶体管，该输出晶体管例如为第n级移位寄存器130中的第二十四晶体管。
[0174]
在某些实施例中，被作为输出晶体管的第一薄膜晶体管组131为多个，且该多个被作为输出晶体管的第一薄膜晶体管组131并联。在显示面板1’中设置有多个过孔，这些过孔用于实现显示面板1’中各个膜层的耦接。参考图11，像素驱动电路12中的薄膜晶体管t1、薄膜晶体管t2、薄膜晶体管t3、存储电容cst、电源线elvdd、数据信号线data、感测信号线sense和栅线g1/g2的位置如该图所示，像素驱动电路12从栅线g1/g2接收第一栅极信号g1和第二栅极信号g2，而该栅线g1/g2与第二十四晶体管耦接，从而信号从栅极驱动电路13传输至了像素驱动电路12。
[0175]
图11为根据本公开另一实施例提供的显示面板的结构示意图。图12为针对图11中b
‑
b’方向的截面结构示意图。图13为针对图11中c
‑
c’方向的截面结构示意图。图14为针对
图11中d
‑
d’方向的截面结构示意图。
[0176]
参考图11、图12和图13所示，薄膜晶体管包括有源层。相应地，显示面板还包括：遮光图案14，遮光图案14在衬底基板17上的正投影与有源层1211的图案在衬底基板上的正投影相交叠。遮光图案14被配置为用于降低薄膜晶体管因光照造成的阈值电压负偏，该遮光图案可以使得连接电讯号电性会更稳定，改善器件稳定性。
[0177]
此外，显示面板1’还可以包括第二导电部18，第二导电部18在衬底基板17上的正投影与有源层1211的图案在衬底基板上的正投影相互分离。
[0178]
由于控制信号线133与时钟信号线clke1耦接，所以该控制信号线133所传输的信号为时钟信号clke1。需要说明的是，在图11中，为了使得该结构图更加清楚，图11中省略了一些部件，例如部分子像素p中发光元件d，但本领域技术人员可以理解的是，并不能因为未示意该图中部分子像素p中发光元件d，便认为该些子像素p中不存在发光元件d，该图仅是为了体现一些需要着重介绍的部件，因此并未体现显示面板1’中的所有部件。
[0179]
在某些实施例中，显示面板1’还可以包括：与第一晶体管t1的有源层1211对应设置的存储电容电极c1，存储电容电极c1为存储电容cst的一个电极。在驱动件发出的光自衬底基板17一侧出射的情况下，存储电容电极c1为透明图案，且存储电容电极c1在衬底基板17上的正投影与驱动件在衬底基板17上的正投影之间具有交叠。此时，一个电极与驱动件正对。可以尽可能增大开口率的同时增大电容。
[0180]
第二导电部18可以设置在存储电容电极c1靠近衬底基板17的一侧，并与存储电容电极c1直接接触。可以在实现遮光的同时降低存储电容电极c1的阻抗。
[0181]
这里的同层与以上的同层的含义相同，在此不再赘述。例如，如图9所示，存储电容电极c1和有源层图案10可以利用同一掩膜板通过一次构图工艺形成。
[0182]
在某些实施例中，电源线还包括第三导电部，第三导电部和第二导电部位于不同层。
[0183]
在某些实施例中，第二导电部18与第三导电部(电源线elvdd的主体部分，参考图7中沿列方向设置的电源线elvdd)电连接。其中，第二导电部18可以设置在遮光图案14所在层。这样使得可以借助于遮光图案所在层来形成电源线elvdd的辅助线或转接线。第二导电部18可以是由不透明的导电材料形成。例如，第二导电部18可以是由金属材料形成。
[0184]
在某些实施例中，多条栅线g1、g2沿第一方向延伸，电源线elvdd沿第二方向延伸，第一方向和第二方向不同，电源线包括第二导电部，第二导电部在衬底基板的正投影与多条栅线的至少一条栅线在衬底基板17的正投影至少部分重叠。例如，第一方向可以是行方向，如x方向。第二方向可以是列方向，如y方向。
[0185]
具体地，第二导电部18在衬底基板17的正投影与第二导电子层1215在衬底基板17的正投影至少部分重叠，并且第二导电部18在衬底基板17的正投影与第一导电子层1213在衬底基板的正投影相互隔离。这样可以通过第二导电部减小信号串扰。
[0186]
例如，第三导电部在衬底基板的正投影与第一导电子层1213在衬底基板17的正投影相互隔离，并且第三导电部在衬底基板17的正投影与第二导电子层1215在衬底基板的正投影相互隔离。
[0187]
在某些实施例中，薄膜晶体管包括栅极；遮光图案14设置在衬底基板17上与像素驱动电路12的薄膜晶体管的有源层1211对应的区域。相应地，绝缘层包括：缓冲层19，设置
在遮光图案14的远离衬底基板17的一侧；以及层间介质层1214，设置在缓冲层19的远离衬底基板17的一侧。
[0188]
具体地，第二导电部18位于遮光图案14所在的层，第二导电部经由第一过孔k2和第二过孔k3与第三导电部电连接，其中，第一过孔k2设置在缓冲层19上，第二过孔k3设置在层间介质层1214上。
[0189]
第三导电部经由第一过孔k2和第二过孔k3与第二导电部18电连接，其中，第一过孔k2设置在缓冲层19上，第二过孔k3设置在层间介质层1214上。例如，第三导电部可以设置在源漏极所在层，为了实现第三导电部与第二导电部电连接，参考图14所示，可以在缓冲层19上设置第一过孔k2，并且在层间介质层1214上设置第二过孔k3。其中，第一过孔k2和第二过孔k3在衬底基板上的投影可以重叠或相互隔离(通过一个连接线进行连接)。例如，第一过孔k2在衬底基板上的正投影和第二过孔k3在衬底基板上的正投影相交叠。需要说明的是，由于遮光图案14和存储电容电极c1是在同一道工艺中形成，相应地，第二导电部18也可以是在该同一道工艺中形成的，因此，在第二导电部18之上可以保留有与存储电容电极c1同材料的层。
[0190]
在本实施例中，走双层金属的栅线g1、g2在与电源线elvdd的交叠处，栅线走sd层，同时将电源线elvdd线换成遮光图案所在层。参考图12所示，这样使得在交叠处的栅线g1、g2(对应源漏极所在层的第二导电子层123与电源线elvdd(对应遮光图案14)中间有两层绝缘层：层间绝缘层(如层间介质层(ild))1214和缓冲层19，增加了交叠区的电容间距，减小了交叠电容。
[0191]
在某些实施例中，显示面板1’还包括：设置在发光区域中的发光元件，发光元件包括：阳极；阳极与像素驱动电路的薄膜晶体管的漏极耦接。
[0192]
参考图11和图13所示，发光元件d发出的光透过衬底基板出射；栅极驱动电路13中位于显示区域10的部分在衬底基板上的正投影，与发光元件d和像素驱动电路12在衬底基板上的正投影不重叠。
[0193]
当发光元件d发出的光透过衬底基板出射时，显示面板1’为底发光型的显示面板，当栅极驱动电路13中位于显示区域10的部分在衬底基板上的正投影与发光元件d和像素驱动电路12在衬底基板上的正投影不重叠时，栅极驱动电路13不会影响显示面板1’的开口率，栅极驱动电路13所在的区域为非发光区域，发光元件d所在的区域为发光区域。
[0194]
在某些实施例中，像素驱动电路12所在的非发光区域在衬底基板上的正投影和发光元件d所在的发光区域在衬底基板上的正投影不重叠。
[0195]
在某些些实施例中，参考图7和图11所示，像素驱动电路12所在的区域在衬底基板上的正投影和发光元件d所在的发光区在衬底基板上的正投影部分重叠。其中，像素驱动电路12中的存储电容cst的两个极板的材料例如为透明的导电材料，其中一个极板的材料与第一有源层1211的相同，即铟镓锌氧化物，此时该极板可以和第一有源层1211同时制备，从而可以减少掩膜的次数；另一个极板的材料例如为氧化铟锡(indium tin oxide，ito)，此时，存储电容cst在衬底基板上的正投影与发光元件d在衬底基板上的正投影重叠。在该种结构中，由于存储电容cst的两个极板均为透明的，因此存储电容cst可位于发光区，而像素驱动电路12中除存储电容cst外的其它部分所在的区域为非发光区。当存储电容cst位于发光区时，可以增大显示面板1’的开口率。
[0196]
例如，每个像素单元100包括4个子像素p，该4个子像素p的发光颜色的排列顺序例如为红色、绿色、蓝色和任意一种颜色的搭配，如绿色、蓝色或白色(white，w)。当搭配白色时，该种结构的子像素p的排列方式可以提高该像素单元100的亮度，从而有利于提高显示面板1’的显示效果。
[0197]
在某些实施例中，发光元件d发出的光朝向远离衬底基板的一侧出射。该种结构的显示面板1’为顶发光型的显示面板。在顶发光型的显示面板中，栅极驱动电路13位于显示区域10中的部分在衬底基板上的正投影可以与发光元件d在衬底基板上的正投影重叠，且不会影响显示面板1’的开口率。
[0198]
如图13所示，无论显示面板1’为底发光型的显示面板还是顶发光型的显示面板，显示面板1’的结构例如均如图11所示，沿显示面板1’的厚度方向，该显示面板1’包括设置在衬底基板17上的遮光层18、缓冲层19、薄膜晶体管1210、阳极110和平坦层111，其中薄膜晶体管1210为像素驱动电路12中的驱动晶体管t3，该薄膜晶体管1210例如包括第一有源层1211、第一栅绝缘层1212、第一栅极1213、层间绝缘层1214、sd层(源漏层)1215、钝化层1216。
[0199]
遮光层18的材料例如为遮光材料，该遮光材料例如为黑矩阵材料，或者金属材料，图11中以金属材料为例，从而该遮光层18需要与sd层耦接，以形成类似上下双沟道的结构，提高薄膜晶体管1210的电学性能。遮光层18被配置为避免从衬底基板17入射的光线对第一有源层1211产生影响，从而影响薄膜晶体管1210的性能。
[0200]
第一有源层1211的材料例如为金属氧化物或者多晶硅、非晶硅；其中的金属氧化物例如为铟镓锌氧化物。
[0201]
第一栅极1213的材料例如为金属材料，例如钼、钛、铜、银、铝，其结构例如为单层结构。
[0202]
在某些实施例中，阴极包括的材料为透明导电材料，阳极包括的材料为金属材料。其中，金属材料可以采用导电率高，并且反射率高的材料，这样可以使得发光层141出射的光线朝向衬底一侧时，被阳极反射至像素单元100的顶部以便出光，有助于提升出光效率，降低能耗。
[0203]
sd层1215的材料例如为金属材料，例如钼、钛、铜、银、铝等金属材料，其结构可以为单层结构，也可以为叠层结构。例如，源漏极材料的导电层可以是ti/al/ti等。
[0204]
具体地，栅极材料可以包括金属材料，例如mo、al、cu等金属及其合金。源漏极材料可以包括金属材料，例如mo、al、cu等金属及其合金。构成有源层的半导体材料例如可以包括非晶硅、多晶硅、氧化物半导体等，氧化物半导体材料例如可以包括igzo(铟镓锌氧化物)、zno(氧化锌)等。
[0205]
缓冲层19、第一栅绝缘层1212、层间绝缘层1214和钝化层1216的材料例如均为无机绝缘材料，例如氧化硅(siox)和氮化硅(sin)中至少一种。
[0206]
阳极110的材料例如为导电材料，例如包括ito，其可以为单层结构，也可以为叠层结构。
[0207]
平坦层111的材料例如为有机物，该有机物例如为聚酰亚胺(polyimide，pi)，平坦层111起平坦化作用。
[0208]
由于本公开实施例中显示面板1’的扫描驱动电路13所包括的至少一个第一薄膜
晶体管组131设置于显示区域10，因此有利于本公开实施例中的显示面板1’实现窄边框甚至无边框。因为gia(gia是将栅驱动电路放在显示区域内，通过不占边框而实现显示屏左右边框窄边化)区的空间较大，栅线g1、g2在gia区可以走双层走线，这样可以降低第一导电子层的电阻(rc)。电源线elvdd的线较宽(如第三导电部的线较宽)，所以第三导电部与第一导电子层交叠会产生较大的电容，走双层金属的栅线g1、g2在与电源线elvdd延伸方向的交叠处，第二导电子层走sd层，同时将电源线elvdd换成遮光图形所在层，这样中间有两层绝缘层：层间介质层ild和缓冲层buffer，增加了交叠区的电容间距，减小了交叠电容。
[0209]
本公开的另一方面提供了一种显示装置。该显示装置包括如上所示的显示面板1’。
[0210]
图15为本公开实施例提供的显示装置的方框图。
[0211]
如图15所示，该显示装置1500包括如上所示的一个或多个显示面板1’。上述显示面板1’包括显示区域和非显示区域，非显示区域具有较小的宽度，从而实现了窄边框的显示装置。
[0212]
此外，该显示装置1500可以包括一个或多个处理器1510和计算机可读存储介质1520。
[0213]
具体地，处理器1510例如可以包括通用微处理器、指令集处理器和/或相关芯片组和/或专用微处理器(例如，专用集成电路(asic))，等等。处理器1510还可以包括用于缓存用途的板载存储器。
[0214]
计算机可读存储介质1520，例如可以是非易失性的计算机可读存储介质，具体示例包括但不限于：磁存储装置，如磁带或硬盘(hdd)；光存储装置，如光盘(cd
‑
rom)；存储器，如随机存取存储器(ram)或闪存等等。
[0215]
计算机可读存储介质1520可以包括程序1521，该程序1521可以包括代码/计算机可执行指令，其在由处理器1510执行时使得处理器1510进行图像显示数据处理。例如，在示例实施例中，程序1521中的代码可以包括一个或多个程序模块，例如包括程序模块1521a、程序模块1521b、
……
。
[0216]
上述显示装置可以包括任何具有显示功能的设备或产品。例如，上述显示装置可以是智能电话、移动电话、电子书阅读器、台式电脑(pc)、膝上型pc、上网本pc、个人数字助理(pda)、便携式多媒体播放器(pmp)、数字音频播放器、移动医疗设备、相机、可穿戴设备(例如头戴式设备、电子服饰、电子手环、电子项链、电子配饰、电子纹身、或智能手表)、电视机等。
[0217]
虽然结合附图对本公开进行了说明，但是附图中公开的实施例旨在对本公开的实施例进行示例性说明，而不能理解为对本公开的一种限制。附图中的尺寸比例仅仅是示意性的，并不能理解为对本公开的限制。
[0218]
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。