一种GIP电路的制作方法

一种gip电路
技术领域
1.本实用新型涉及lcd显示屏领域，尤其涉及一种gip电路。


背景技术：

2.对于显示屏来说，gip电路的波形传输非常重要，它关系着面内画素是否可以正常工作。实际上，由于制程方面的不可控因素，gip电路的晶体管阈值电压有可能小于0，此时就会对gip电路的波形输出产生不良的影响，从而导致面内画素的异常工作，降低显示质量。


技术实现要素：

3.为此，需要提供一种gip电路，以克服因制程因素导致的阈值电压偏负引起的波形传输异常，从而提高显示屏的显示效果。
4.本技术提供来了一种gip电路，包括晶体管：t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16，还包括电容：c1；
5.所述t1的输入端与fw连接，所述t1的输出端与qb节点连接，所述t1的控制端与vg(n
‑
4)连接；
6.所述t2的输入端与qb节点连接，所述t2的输出端与q节点连接，所述t2的控制端与vg(n
‑
4)连接；
7.所述t3的输入端与ck(n)连接，所述t3的输出端与p节点连接，所述t3的控制端与ck(n)连接；
8.所述t4的输入端与ck(n)连接，所述t4的输出端与vg(n)连接，所述t4的控制端与q节点连接；
9.所述t5的输入端与p节点连接，所述t5的输出端与vgl连接，所述t5的控制端与q节点连接；
10.所述t6的输入端与q节点连接，所述t6的输出端与qb节点连接，所述t6的控制端与p节点连接；
11.所述t7的输入端与qb节点连接，所述t7的输出端与vgl连接，所述t7的控制端与p节点连接；
12.所述t8的输入端与p节点连接，所述t8的输出端与vgl连接，所述t8的控制端与ck(n+4)连接；
13.所述t9的输入端与q节点连接，所述t9的输出端与qb节点连接，所述t9的控制端与vg(n+4)连接；
14.所述t10的输入端与qb节点连接，所述t10的输出端与bw连接，所述t10的控制端与vg(n+4)连接；
15.所述t11的输入端与vg(n)连接，所述t11的输出端与vgl连接，所述t11的控制端与p节点连接；
16.所述t12的输入端与q节点连接，所述t12的输出端与qb节点连接，所述t12的控制端与clr连接；
17.所述t13的输入端与qb节点连接，所述t13的输出端与vgl连接，所述t13的控制端与clr连接；
18.所述t14的输入端与vg(n)连接，所述t14的输出端与vgl连接，所述t14的控制端与clr连接；
19.所述t15的输入端与p节点连接，所述t15的输出端与vgl连接，所述t15的控制端与clr连接；
20.所述t16的输入端与vg(n)连接，所述t16的输出端与vgl连接，所述t16的控制端与ck(n+4)连接；
21.所述c1一极板与q节点连接，所述c1另一极板与vg(n)连接。
22.进一步地，t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16均为薄膜晶体管，且所述t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16设置在显示面板上。
23.进一步地，所述显示面板为lcd显示面板。
24.进一步地，还包括子像素，vg(n)与所述子像素连接。
25.进一步地，还包括驱动ic,ck(n)、ck(n+4)、vg(n
‑
4)和vg(n+4)与所述驱动ic连接。
26.区别于现有技术，上述技术方案通过改善q点电位，使得q点的电压不会因为晶体管的阈值电压偏负产生漏电而引起电位下降，这样gip的输出波形就不会失真，显示屏显示效果得到优化。
附图说明
27.图1为所述一种gip电路；
28.图2为所述一种gip电路时序图。
具体实施方式
29.为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
30.请参阅图1至图2，本实施例提供了一种gip电路，包括晶体管：t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16，还包括电容：c1；所述t1的输入端与fw连接，所述t1的输出端与qb节点连接，所述t1的控制端与vg(n
‑
4)连接；所述t2的输入端与qb节点连接，所述t2的输出端与q节点连接，所述t2的控制端与vg(n
‑
4)连接；所述t3的输入端与ck(n)连接，所述t3的输出端与p节点连接，所述t3的控制端与ck(n)连接；所述t4的输入端与ck(n)连接，所述t4的输出端与vg(n)连接，所述t4的控制端与q节点连接；所述t5的输入端与p节点连接，所述t5的输出端与vgl连接，所述t5的控制端与q节点连接；所述t6的输入端与q节点连接，所述t6的输出端与qb节点连接，所述t6的控制端与p节点连接；所述t7的输入端与qb节点连接，所述t7的输出端与vgl连接，所述t7的控制端与p节点连接；所述t8的输入端与p节点连接，所述t8的输出端与vgl连接，所述t8的控制端与ck(n+4)连接；所述t9的输入端与q节点连接，所述t9的输出端与qb节点连接，所述t9的控制端与vg(n+4)连接；所
述t10的输入端与qb节点连接，所述t10的输出端与bw连接，所述t10的控制端与vg(n+4)连接；所述t11的输入端与vg(n)连接，所述t11的输出端与vgl连接，所述t11的控制端与p节点连接；所述t12的输入端与q节点连接，所述t12的输出端与qb节点连接，所述t12的控制端与clr连接；所述t13的输入端与qb节点连接，所述t13的输出端与vgl连接，所述t13的控制端与clr连接；所述t14的输入端与vg(n)连接，所述t14的输出端与vgl连接，所述t14的控制端与clr连接；所述t15的输入端与p节点连接，所述t15的输出端与vgl连接，所述t15的控制端与clr连接；所述t16的输入端与vg(n)连接，所述t16的输出端与vgl连接，所述t16的控制端与ck(n+4)连接；所述c1一极板与q节点连接，所述c1另一极板与vg(n)连接。需要说明的是，在本技术中的晶体管可以为p型或者为n型，即，在n型晶体管中输入端为漏极，输出端为源极；在p型晶体管中输入端为源极，输出端为漏极；且不论哪种晶体管控制端均为栅极。vg(n)为输出电压，且vg(n)与一个像素点连接；ck为时钟信号线。
31.本技术中vg(n)表示某一行的第n个子像素；vg(n+4)和vg(n
‑
4)中的(n
‑
4)以及(n+4)用于表示像素点的启动周期，即，每个周期中有多少个像素点依次开启。显示面板中有多个这样的gip电路，每个gip电路通过g(n)连接到一个子像素中，ck(n)、ck(n+4)、vg(n
‑
4)和vg(n+4)连接驱动ic中。多个的子像素是阵列排布在显示面板上，而每个子像素的均连接有一个gip电路。还需要说明的是，栅极，即，本技术中的控制端，用于控制晶体管的开启或者关闭，当控制端写入高电压的时候，晶体管将开启；如：由于fw是持续写入高电压的，但只有当vg(n
‑
4)输入高电压的时候，所述t1才会被打开,同理t2、t3等的开启方式也是如此。
32.在本实施例中，每一级gip电路共有16颗tft，1个电容c1，fw是直流高电压，这里我们假设为15v，bw、vgl是直流低电压，这里我们假设为
‑
10v。在本专利中，ck(n)与ck(n+4)的高电位是fw电位，低电位是vgl电位。对q点来说，将电压上拉的晶体管有t1、t2、t4，将电压下拉的晶体管有t6、t7、t9、t10、t12、t13。通过引入qb节点的电压，使得t6、t9、t12的漏电流得到抑制，q点无漏电路径，q点电压没有衰减，vg(n)的波形不会失真。上述技术方案通过改善q点电位，使得q点的电压不会因为晶体管的阈值电压偏负产生漏电而引起电位下降，这样gip的输出波形就不会失真，显示屏显示效果得到优化。
33.以下介绍gip电路的驱动过程，请参阅图2时序图：
34.在t1时刻，vg(n
‑
4)为高电位，此时t1和t2打开，q点和qb点开始充电。此时ck(n+4)为高电位，t8开启，q点为高电位，t5开启，故p点通过这些路径下拉到vgl。由于q点为高电位，t4开启，vg(n)为低电位(此时ck(n)为低电位)。
35.在t2时刻，vg(n
‑
4)为低电位，此时t1和t2处于关闭状态，q点和qb点保持为漂移状态。这里我们假设t6、t7、t9、t10、t12、t13这些晶体管的阈值电压小于0，先分析t7、t10和t13，这些晶体管的vgs为0，产生漏电流；而对于t6、t9和t12，这些晶体管的vgs小于0(由于qb节点的存在)，这样q点的电压就不会因为漏电的影响而造成电位下降，q点的电位就不会衰减。
36.在t3时刻，ck(n)电位由低电位转为高电位，此时由于电容c1的存在，q点的电位因电容耦合效应变得更高，t4打开，vg(n)的波形传输更好，此时vg(n)的传输电压为fw。
37.在t4时刻，ck(n)电位由高电位变为低电位，此时由于电容c1的存在，q点的电位因电容耦合效应变回原来的高电位，t4还是开启状态，此时vg(n)的传输电压为vgl(ck(n)的电压为vgl)。
38.在t5时刻，此时vg(n+4)为高电位，t9和t10处于开启状态，q点的电位通过此路径得以放电。由于ck(n+4)为高电位，故t8打开，p点还是维持vgl准位，此时由p点控制的晶体管t6、t7、t11均处于关闭状态。
39.在t6时刻，此时ck(n)由低电位变为高电位，此时t3打开，p点由于t3的开启变为高电位，t6、t7、t11处于开启状态，分别给q点和vg(n)点放电，从而vg(n)的输出波形不会失真。
40.需要进一步说明的是，晶体管的种类有很多，在本实施例中t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16可以为薄膜晶体管、mos管(即金属
‑
氧化物
‑
半导体场效应管mosfet)、结场效应管等。优选的，所述t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16均为薄膜晶体管(thin film transistor，缩写tft)，薄膜晶体管作为开关来驱动液晶像素点可以达到高速度、高亮度、高对比度的特点。且所述t1、t2、t3、t4、t5、t6、t7、t8、t9、t10、t11、t12、t13、t14、t15和t16设置在显示面板上。
41.在优选的实施例中，所述gip电路设置在lcd显示面板上，lcd是liquid crystal display的简称，中文为液晶显示器。lcd显示面板的优势是体积小、功耗低和高亮度。
42.或者在某些实施例中，gip电路还可以设置在oled显示面板上，oled是organic light
‑
emitting diode的简称，中文为有机电激光显示或者有机发光半导体。oled显示面板具有轻薄、亮度高、功耗低、响应快、清晰度高、柔性好、发光效率高等特点给，能满足消费者对显示技术的新需求。
43.某些实施例还提供了一种gip电路驱动方法，包括如下步骤：在t1阶段，vg(n
‑
4)写入高电位，ck(n)写入低电位，ck(n+4)写入高电位，vg(n)写入低电位，vg(n+4)写入低电位；在t2阶段，vg(n
‑
4)写入低电位，ck(n)写入低电位，ck(n+4)写入低电位，vg(n)写入低电位，vg(n+4)写入低电位；在t3阶段，vg(n
‑
4)写入低电位，ck(n)写入高电位，ck(n+4)写入低电位，vg(n)写入高电位，vg(n+4)写入低电位；在t4阶段，vg(n
‑
4)写入低电位，ck(n)写入低电位，ck(n+4)写入低电位，vg(n)写入低电位，vg(n+4)写入低电位；在t5阶段，vg(n
‑
4)写入低电位，ck(n)写入低电位，ck(n+4)先写入高电位后写入低电位，vg(n)写入低电位，vg(n+4)先写入高电位后写入低电位；在t6阶段，vg(n
‑
4)写入低电位，ck(n)写入高电位，ck(n+4)写入低电位，vg(n)写入低电位，vg(n+4)写入低电位。且在t1至t6阶段中，fw持续写入高电位，vgl持续写入低电位。
44.需要说明的是，在t1时刻，vg(n
‑
4)为高电位，此时t1和t2打开，q点和qb点开始充电。此时ck(n+4)为高电位，t8开启，q点为高电位，t5开启，故p点通过这些路径下拉到vgl。由于q点为高电位，t4开启，vg(n)为低电位(此时ck(n)为低电位)。
45.在t2时刻，vg(n
‑
4)为低电位，此时t1和t2处于关闭状态，q点和qb点保持为漂移状态。这里我们假设t6、t7、t9、t10、t12、t13这些晶体管的阈值电压小于0，先分析t7、t10和t13，这些晶体管的vgs为0，产生漏电流；而对于t6、t9和t12，这些晶体管的vgs小于0(由于qb节点的存在)，这样q点的电压就不会因为漏电的影响而造成电位下降，q点的电位就不会衰减。
46.在t3时刻，ck(n)电位由低电位转为高电位，此时由于电容c1的存在，q点的电位因电容耦合效应变得更高，t4打开，vg(n)的波形传输更好，此时vg(n)的传输电压为fw。
47.在t4时刻，ck(n)电位由高电位变为低电位，此时由于电容c1的存在，q点的电位因
电容耦合效应变回原来的高电位，t4还是开启状态，此时vg(n)的传输电压为vgl(ck(n)的电压为vgl)。
48.在t5时刻，此时vg(n+4)为高电位，t9和t10处于开启状态，q点的电位通过此路径得以放电。由于ck(n+4)为高电位，故t8打开，p点还是维持vgl准位，此时由p点控制的晶体管t6、t7、t11均处于关闭状态。
49.在t6时刻，此时ck(n)由低电位变为高电位，此时t3打开，p点由于t3的开启变为高电位，t6、t7、t11处于开启状态，分别给q点和vg(n)点放电，从而vg(n)的输出波形不会失真。上述技术方案通过改善q点电位，使得q点的电压不会因为晶体管的阈值电压偏负产生漏电而引起电位下降，这样gip的输出波形就不会失真，显示屏显示效果得到优化。
50.需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本实用新型的专利保护范围。因此，基于本实用新型的创新理念，对本文所述实施例进行的变更和修改，或利用本实用新型说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本实用新型的专利保护范围之内。