移位寄存器单元及其控制方法、栅极驱动电路、显示装置与流程

1.本技术涉及显示技术领域，特别是涉及一种移位寄存器单元及其控制方法、栅极驱动电路、以及显示装置。


背景技术：

2.随着显示技术的进步，高分辨率、窄边框的显示面板成为发展的趋势，为此，出现了设置在阵列基板上的栅极驱动电路(gate driver on array，goa)技术。goa技术代替外接驱动芯片，具有成本低、工序少、产能高等优点。
3.在goa中的每个移位寄存器单元中，最基本的构成为输入模块、上拉模块和复位模块，复位模块用于复位输入模块与上拉模块之间的上拉节点的电位。目前，复位模块中的晶体管直接连接至低电平电源信号端，导致该晶体管在上拉模块的作用下源漏电压远高于移位寄存器中的其他晶体管电压，容易被烧毁而导致显示横纹问题。


技术实现要素：

4.为了解决上述问题至少之一，本技术第一个方面提供一种移位寄存器单元，包括：
5.输入模块，与输入端和上拉节点电连接，被配置为在输入端的输入信号控制下将输入信号传输至上拉节点；
6.上拉模块，与上拉节点、时钟信号端和输出端电连接，被配置为在上拉节点的电位的控制下将时钟信号端的时钟信号输出至输出端；以及
7.第一复位模块，包括第一晶体管和第二晶体管，第一晶体管的第一端与上拉节点电连接，第二端与输出端电连接，控制端与第一复位信号端电连接，第二晶体管的第一端与输出端电连接，第二端与第一电源信号端电连接，控制端与第一复位信号端电连接。
8.在一些可选的实施例中，还包括第二复位模块，第二复位模块包括第三晶体管和第四晶体管，
9.其中，第三晶体管的第一端与上拉节点电连接，第二端与输出端电连接，控制端与第二复位信号端电连接，第四晶体管的第一端与输出端电连接，第二端与第一电源信号端电连接，控制端与第二复位信号端电连接。
10.在一些可选的实施例中，移位寄存器单元还包括：
11.第一下拉控制模块，与第二电源信号端和第一下拉节点电连接，被配置为在第二电源信号端的第二电源信号的控制下将第二电源信号传输至第一下拉节点；以及
12.第一下拉模块，与第一下拉节点、上拉节点和第一电源信号端电连接，被配置为在第一上拉节点的电位的控制下通过第一电源信号端的第一电源信号下拉第一下拉节点。
13.在一些可选的实施例中，移位寄存器单元还包括：
14.第一降噪单元，包括第五晶体管和第六晶体管，第五晶体管的第一端与上拉节点电连接，第二端与输出端电连接，控制端与第一下拉节点电连接，第六晶体管的第一端与输出端电连接，第二端与第一电源信号端电连接，控制端与第一下拉节点电连接。
15.在一些可选的实施例中，移位寄存器单元还包括：
16.第二下拉控制模块，与第三电源信号端和第二下拉节点电连接，被配置为在第三电源信号端的第三电源信号的控制下将第三电源信号传输至第二下拉节点；
17.第二下拉模块，与第二下拉节点、上拉节点和第一电源信号端电连接，被配置为在上拉节点的电位的控制下通过第一电源信号端的第一电源信号下拉第二下拉节点。
18.在一些可选的实施例中，移位寄存器单元还包括：
19.第二降噪单元，包括第七晶体管和第八晶体管，第七晶体管的第一端与上拉节点电连接，第二端与输出端电连接，控制端与第二下拉节点电连接，第八晶体管的第一端与输出端电连接，第二端与第一电源信号端电连接，控制端与第二下拉节点电连接。
20.在一些可选的实施例中，
21.输入模块包括第九晶体管，第九晶体管的第一端和控制端接入输入信号，第二端连接至上拉节点；以及
22.上拉模块包括第十晶体管和第一存储电容，第十晶体管的第一端接入时钟信号，第二端连接至输出端，控制端连接至上拉节点，第一存储电容的第一端连接至上拉节点，第二端连接至输出端。
23.在一些可选的实施例中，
24.第一下拉控制模块包括第十一晶体管，第十一晶体管的第一端和控制端连接至第二电源信号端，第二端连接至第一下拉节点；
25.第一下拉模块包括第十二晶体管，第十二晶体管的第一端连接至第一下拉节点，第二端连接至第一电源信号端，控制端连接至上拉节点；
26.第二下拉控制模块包括第十三晶体管，第十三晶体管的第一端和控制端连接至第三电源信号端，第二端连接至第二下拉节点；
27.第二下拉模块包括第十四晶体管，第十四晶体管的第一端连接至第二下拉节点，第二端连接至第一电源信号端，控制端连接至上拉节点。
28.本技术第二方面提供一种栅极驱动电路，包括n个级联的如上文所述的移位寄存器单元，n为大于2的自然数，其中
29.第n级移位寄存器单元的输入端与第n-1级移位寄存器单元的输出端电连接，第m级移位寄存器单元的第一复位信号端与第m+1级移位寄存器单元的输出端电连接，n大于1且小于等于n，m大于等于1且小于n；
30.第1级移位寄存器单元的输入端与栅极驱动电路的起始信号端电连接，第n级移位寄存器单元的第一复位信号端与栅极驱动电路的截止信号端电连接。
31.本技术第三方面提供一种显示装置，包括如上文所述的栅极驱动电路。
32.本技术第四方面提供一种使用如上文所述的移位寄存器单元的控制方法，包括：
33.在第一阶段，向输入端提供高电平信号作为输入信号，输入模块将输入信号传输至上拉节点以拉高上拉节点的电位；
34.在第二阶段，上拉模块在上拉节点的电位的控制下将时钟信号传输至输出端；
35.在第三阶段，第一复位模块在第一复位信号端的第一复位信号控制下，通过第一电源信号端的第一电源信号对上拉节点和输出端进行复位。
36.本技术的有益效果如下：
37.本技术针对目前现有的问题，制定一种移位寄存器单元及其控制方法、栅极驱动电路、以及显示装置，通过提供具有第一晶体管和第二晶体管的第一复位模块，并且设置第一晶体管和第二晶体管的公共端连接至输出端，使得降低了第一复位模块中晶体管的源漏电压，减小了与移位寄存器单元中其他晶体管的源漏电压之间的差距，避免移位寄存器单元在测试和使用过程中烧毁，避免由于栅极驱动电路导致的显示横纹问题，提高了产品的稳定性和使用寿命，具有广阔的应用前景。
附图说明
38.为了更清楚地说明本技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
39.图1示出现有技术中的移位寄存器单元中主要组成模块的示意性框图；
40.图2示出图1所示的模块中关键端口的电路时序图；
41.图3为根据本技术的实施例的移位寄存器单元包含的主要模块的示意性结构框图；
42.图4为根据本技术一实施例的移位寄存器单元的示意性结构框图；
43.图5为根据本技术一实施例的移位寄存器单元的示意性电路图；
44.图6示出根据本技术实施例的移位寄存器单元中各关键信号的示意性时序图。
具体实施方式
45.为了更清楚地说明本技术，下面结合优选实施例和附图对本技术做进一步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面所具体描述的内容是说明性的而非限制性的，不应以此限制本技术的保护范围。
46.需要说明的是，除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。
47.本技术实施例中所采用的晶体管可以为薄膜晶体管或场效应管或其他特性的相同器件，由于采用的晶体管的源极和漏极是对称的，所以其源极、漏极是没有区别的。在本技术实施例中，为区分晶体管的源极和漏极，将其中一极称为第一端，另一极称为第二端，栅极称为控制端。此外按照晶体管的特性区分可以将晶体管分为n型和p型，以下实施例中是以n型晶体管进行说明的，当采用n型晶体管时，第一端为n型晶体管的漏极，第二端为n型晶体管的源极，栅极输入高电平时，源漏极导通，p型相反，栅极输入低电平时，源漏极导通。可以想到的是采用p型晶体管实现是本领域技术人员可以在没有付出创造性劳动前提下轻易想到的，因此也是在本技术实施例的保护范围内的。
48.在对本技术的实施例进行描述之前，首先对相关技术中的传统移位寄存器单元进行说明。
49.如图1所示，图中示出了移位寄存器单元中主要模块的电路图。晶体管m1构成输入模块，晶体管m3和电容c构成上拉模块，晶体管m2和晶体管m4中的每一个均为一个复位模块。其中，输入模块的晶体管m1在输入端的输入信号控制下将输入信号传输至上拉节点pu；上拉模块在上拉节点pu的电位控制下将时钟信号端clk的时钟信号自输出端out输出；复位模块中，第一个复位模块中的晶体管m2在复位信号端reset在复位信号的控制下通过低电平电源信号端vgl的低电平信号将上拉节点pu的电位进行复位，第二个复位模块中的晶体管m4在复位信号端reset在复位信号的控制下通过低电平电源信号端vgl的低电平信号将输出端out的电位进行复位，当然两个复位模块的复位信号端可以不同，但复位作用相同。
50.继续结合图1和图2所示，输入端input的输入信号电位的有效电位为vgh，时钟信号端clk的高电平电位也为vgh，低电平电位为vgl。当输入端input的输入信号为高电平时，上拉节点pu的电位被置为vgh，在电容c的作用下，对该信号进行存储，在时钟信号端clk变为高电平时，电容c继续充电并保持在2*vgh，也就是说上拉节点pu在移位寄存器单元被选中并且时钟信号端clk为高电平的时间段内均为2*vgh，因此导致晶体管m2的源漏电压vds为2*vgh-vgl，其中vgl通常为负值，而移位寄存器单元中其他晶体管的源漏电压最大值均为vgh。从而，假定时钟信号端clk每个时钟周期内高电平时间为4h，则在每一帧画面中，每个移位寄存器单元中的晶体管m2均需承受时长4h的2*vgh-vgl，若显示时驱动时间出错则时间将更长，导致晶体管m2容易被烧毁，从而导致由移位寄存器单元导致的显示横纹问题，且具有时间进行性。
51.然而，若考虑晶体管m2的氧化物材料和工艺决定了该晶体管无法从结构本身进行耐压提升，而工艺波动会导致源漏电压vds存在波动性，无法从根本上解决该晶体管耐压问题。目前相关技术中存在通过降低vgh和vgl绝对值的方式视图减小晶体管m2的源漏电压vds的压差，但降低vgh和vgl绝对值随之带来充电率不足的问题，而该问题在高刷新率产品中尤为突出。
52.基于以上问题至少之一，参照图3所示，本技术实施例提供一种移位寄存器单元，包括：
53.输入模块10，与输入端和上拉节点pu电连接，被配置为在输入端input的输入信号控制下将输入信号传输至上拉节点pu；
54.上拉模块20，与上拉节点pu、时钟信号端clk和输出端out_n电连接，被配置为在上拉节点pu的电位的控制下将时钟信号端的时钟信号输出至输出端；以及
55.第一复位模块30，包括第一晶体管m1和第二晶体管m2，第一晶体管m1的第一端与上拉节点pu电连接，第二端与输出端out_n电连接，控制端与第一复位信号端reset电连接，第二晶体管m2的第一端与输出端out_n电连接，第二端与第一电源信号端lvgl电连接，控制端与第一复位信号端reset电连接。
56.在本实施例中，通过提供具有第一晶体管和第二晶体管的第一复位模块，并且设置第一晶体管和第二晶体管的公共端连接至输出端，使得降低了第一复位模块中晶体管的源漏电压，减小了与移位寄存器单元中其他晶体管的源漏电压之间的差距，避免移位寄存器单元在测试和使用过程中烧毁，避免由于栅极驱动电路导致的显示横纹问题，提高了产
品的稳定性和使用寿命。
57.为了详细说明本技术实施例中的移位寄存器单元的结构和功能优势，下面结合具体示例以具体电路结构详细进行说明。但需要在此特别说明的是，本技术实施例并不限定于下面所例举的具体移位寄存器单元，即，实质上本技术的移位寄存器单元中所包括的输入模块10和上拉模块20为移位寄存器单元中的主要结构模块，而第一复位模块30可以应用于主体结构输入模块10和上拉模块20的上拉节点pu与输出端out_n之间，并能够产生降低移位寄存器单元中用于复位上拉节点pu的复位晶体管的源漏电压vds的作用。也就是说，以未例举的其他数量的移位寄存器单元，例如11t1c、17t1c、17t2c等也是适用的。
58.在一具体的实施例中，结合图4和图5所示，图4示出了根据本技术的实施例的移位寄存器单元包含的主要模块的示意性结构框图，图5示出满足图3所示的结构框图的一更具体电路的电路图。其中，图中n表示第n个移位寄存器单元，n为大于等于1且小于等于n的正整数，n表示栅极驱动电路中的移位寄存器单元的总数量。
59.参照图4和图5所示，移位寄存器单元包括：输入模块10、上拉模块20、以及第一复位模块30。
60.特别地，第一复位模块30包括第一晶体管m1和第二晶体管m2，第一晶体管m1的第一端与上拉节点pu电连接，第二端与输出端out_n电连接，控制端与第一复位信号端reset电连接，第二晶体管m2的第一端与输出端out_n电连接，第二端与第一电源信号端lvgl电连接，控制端与第一复位信号端reset电连接。
61.输入模块10具体为第九晶体管m9，其中第九晶体管m9的第一端与控制端连接至输入端input，第二端连接至上拉节点pu。上拉模块20包括第十晶体管m10和第一存储电容c1，其中，第十晶体管m10的第一端连接至时钟信号端clk，接入时钟信号，第二端连接至输出端out_n，控制端连接至上拉节点pu，第一存储电容c1的第一端连接至上拉节点pu，第二端连接至输出端out_n。
62.根据以上电路关系，继续结合图6所示的时序图可见，当输入端input的输入信号为高电平时，例如本示例中高电平的电位为vgh，第九晶体管m9导通，将电位为vgh的输入信号传输至上拉节点pu。因为第一存储电容c1的充电作用，上拉节点pu的电位具有上升弧度，同时，因为上拉节点pu为高电平，第十晶体管m10导通，将时钟信号端clk的时钟信号自输出端out_n输出，此时输出端out_n输出低电平信号。
63.接下来，继续参照图6所示，时钟信号端clk变为高电平，因为第一存储电容c1的电荷存储作用，第十晶体管m10始终保持导通状态，输出端out_n输出高电平信号，电位为vgh，同时为第一存储电容c1继续充电，将第一上拉节点pu的电位抬高到2*vgh。在这个时间段，上拉节点pu的电位为2*vgh，即，第一晶体管m1的第一端的电位为2*vgh，而第一晶体管m2的第二端连接至输出端out_n，因此使得该时间段内，第一晶体管m1的源漏两端间电压vds为vgh。
64.由此可见，通过本技术设置的第一复位模块30，使得直接用于复位上拉节点pu的第一晶体管m1源漏两端间电压vds的最大值仅为vgh，与电路中的其他晶体管无异，从而避免了长期施加高压而烧毁的风险，避免由移位寄存器单元带来的显示横纹。
65.继续参照图6所示，当第一复位信号端reset接收到高电平的第一复位信号时，第一晶体管m1和第二晶体管m2同时导通，通过第一电源信号端lvgl的第一电源信号将上拉节
点pu复位，同时第一复位模块30也具有将输出端out_n复位的作用，该第一复位信号可以接入下一级移位寄存器单元的输出，在此不再赘述。
66.考虑到第一复位模块30的这个作用，参照图5所示，本示例中省略了为输出端out_n进行复位的截止模块，也就是说，不必再在输出端设置基于截止信号对输出端out_n进行复位的截止单元，从而，第一复位模块30的设置相对于现有技术并未增加额外的晶体管，未增加电路尺寸。
67.进一步具体地，继续参照图4和图5所示，可选地，移位寄存器单元还可以包括第二复位模块40。该第二复位模块40可以作为全局复位模块，即基于第二复位信号端t-rst的第二复位信号控制对级联的各个移位寄存器单元进行同步复位。
68.参照图5所示，因为第二复位模块40也具有通过第一电源信号端lvgl信号端的第一电源信号对上拉节点pu进行复位的功能，因此其中的晶体管也存在源漏两端间电压vds过高的风险。
69.优选地，在本技术的实施例中，第二复位模块40被设置为包括第三晶体管m3和第四晶体管m4，
70.其中，第三晶体管m3的第一端与上拉节点pu电连接，第二端与输出端out_n电连接，控制端与第二复位信号端t-rst电连接，第四晶体管m4的第一端与输出端out_n电连接，第二端与第一电源信号端lvgl电连接，控制端与第二复位信号端t-rst电连接。
71.通过该设置，与以上第一复位模块30同理地，在第一上拉节点pu的电位被置位为2*vgh的时间段，输出端out_n的输出信号为vgh，借助该信号将使得第三晶体管m3的第二端的电位为vgh，使得第三晶体管m3的源漏两端间电压vds降为vgh，从而使得第三晶体管m3不存在源漏两端间电压vds过大而烧毁的风险，提高了显示产品的稳定性。
72.继续参照图4和图5所示，移位寄存器单元还包括：第一下拉控制模块50和第一下拉模块60。
73.其中，第一下拉控制模块50与第二电源信号端vddo和第一下拉节点pd1电连接，被配置为在第二电源信号端vddo的第二电源信号的控制下将第二电源信号传输至第一下拉节点pd1；第一下拉模块60与第一下拉节点pd1、上拉节点pu和第一电源信号端lvgl电连接，被配置为在第一上拉节点pu的电位的控制下通过第一电源信号端lvgl的第一电源信号下拉第一下拉节点pd1。
74.具体地，第一下拉控制模块50包括第十一晶体管m11，第十一晶体管m11的第一端和控制端连接至第二电源信号端vddo，第二端连接至第一下拉节点pd1；第一下拉模块60包括第十二晶体管m12，第十二晶体管m12的第一端连接至第一下拉节点pd1，第二端连接至第一电源信号端vddo，控制端连接至上拉节点pu。
75.为了对上拉节点pu进行降噪，可选地，移位寄存器单元还应包括降噪单元。
76.优选地，本技术实施例的移位寄存器单元包括第一降噪单元71，其用于基于第一下拉节点pd1的控制通过第一电源信号端lvgl的第一电源信号下拉上拉节点pu，以对其进行降噪。
77.具体地，第一降噪单元71包括第五晶体管m5和第六晶体管m6，第五晶体管m5的第一端与上拉节点pu电连接，第二端与输出端out_n电连接，控制端与第一下拉节点pd1电连接，第六晶体管m6的第一端与输出端out_n电连接，第二端与第一电源信号端lvgl电连接，
控制端与第一下拉节点pd1电连接。
78.通过该设置，与以上第一复位模块30同理地，在第一上拉节点pu的电位被置位为2*vgh的时间段，输出端out_n的输出信号为vgh，借助该信号将使得第五晶体管m5的第二端的电位为vgh，使得第五晶体管m5的源漏两端间电压vds降为vgh，从而使得第五晶体管m5不存在源漏两端间电压vds过大而烧毁的风险，提高了显示产品的稳定性。
79.值得注意的是，实质上，因为第五晶体管m5的第二端连接至输出端out_n，因此通过第一降噪模块71下拉第一节点pu的同时，输出端out_n的电位也被拉低，因为通过以上设置，实质上第一降噪模块71同时具备对上拉节点pu和输出端out_n降噪的功能，因而可以在无需增加对输出端out_n的降噪模块的情况下，降低第五晶体管m5的源漏两端间电压，从而不必增加原有电路尺寸。
80.进一步可选地，继续参照图4和图5所示，移位寄存器单元还可以同时包括两个下拉支路。换句话说，在包括第一下拉控制模块50和第一下拉模块60的基础上，移位寄存器单元进一步包括第二下拉控制模块80和第二下拉模块90。
81.其中，第二下拉控制模块80与第三电源信号端vdde和第二下拉节点pd2电连接，被配置为在第三电源信号端vdde的第三电源信号的控制下将第三电源信号传输至第二下拉节点pd2；第二下拉模块90与第二下拉节点pd2、上拉节点pu和第一电源信号端lvgl电连接，被配置为在上拉节点pu1的电位的控制下通过第一电源信号端lvgl的第一电源信号下拉第二下拉节点pd2。
82.具体地，第二下拉控制模块80包括第十三晶体管m13，第十三晶体管m13的第一端和控制端连接至第三电源信号端vdde，第二端连接至第二下拉节点pd2；第二下拉模块90包括第十四晶体管m14，第十四晶体管m14的第一端连接至第二下拉节点pd2，第二端连接至第一电源信号端lvgl，控制端连接至上拉节点pu。
83.本领域技术人员应理解，同时包括第一下拉控制模块50和第一下拉模块60、以及第二下拉控制模块80和第二下拉模块90时，实质上两个支路的作用是一致的，其中第二电源信号端vddo和第三电源信号端vdde为波形相反的信号，从而使得在第二电源信号端vddo的第二电源信号和第三电源信号端vdde的第三电源信号的控制下，第一下拉控制模块50和第一下拉模块60与第二下拉控制模块80和第二下拉模块90交替发挥作用。
84.特别地，移位寄存器单元还可以包括第二降噪单元72，其用于基于第二下拉节点pd2的控制通过第一电源信号端lvgl的第一电源信号下拉上拉节点pu，以对其进行降噪。第二降噪单元72包括第七晶体管m7和第八晶体管m8，第七晶体管m7的第一端与上拉节点pu电连接，第二端与输出端out_n电连接，控制端与第二下拉节点pd2电连接，第八晶体管m8的第一端与输出端电连接，第二端与第一电源信号端lvgl电连接，控制端与第二下拉节点pd2电连接。
85.通过该设置，与以上第一复位模块30同理地，在第一上拉节点pu的电位被置位为2*vgh的时间段，输出端out_n的输出信号为vgh，借助该信号将使得第七晶体管m7的第二端的电位为vgh，使得第七晶体管m7的源漏两端间电压vds降为vgh，从而使得第七晶体管m7不存在源漏两端间电压vds过大而烧毁的风险，提高了显示产品的稳定性。
86.值得注意的是，实质上，因为第五晶体管m5的第二端连接至输出端out_n，因此通过第一降噪模块71下拉第一节点pu的同时，输出端out_n的电位也被拉低，因为通过以上设
置，实质上第二降噪模块72同时具备对上拉节点pu和输出端out_n降噪的功能，因而可以在无需增加对输出端out_n的降噪模块的情况下，降低第七晶体管m7的源漏两端间电压，从而不必增加原有电路尺寸。
87.在一些可选的实施例中，继续参照图4和图5所示，如有需要，移位寄存器单元还可以包括第三降噪模块73和第四降噪模块74。其中第三降噪模块73包括晶体管m16a，晶体管m16a的第一端连接至输出端out_n，第二端连接至第四电源信号端vgl，控制端连接至第一下拉节点pd1，用以基于第一下拉节点pd1的控制对输出端out_n进行降噪；第四降噪模块74包括晶体管m16b，晶体管m16b的第一端连接至输出端out_n，第二端连接至第四电源信号端vgl，控制端连接至第二下拉节点pd2，用以基于第二下拉节点pd2的控制对输出端out_n进行降噪，可见第三降噪模块73和第四降噪单元74也是交替起作用的。
88.在另一些可选的实施例中，参照图5所示，第一下拉模块60还可以包括降噪晶体管m12a，该降噪晶体管m12a的第一端连接至第一下拉节点pd1，第二端连接至第一电源信号端lvgl，控制端连接至输入端input，以在输入端input为有效的高电平信号时确保能够将第一下拉节点pd1拉低，避免第一降噪模块71误将上拉节点pu的电位拉低。
89.进一步可选地，参照图5所示，第二下拉模块90还包括降噪晶体管m14a，该降噪晶体管m14a的第一端连接至第二下拉节点pd2，第二端连接至第一电源信号端lvgl，控制端连接至输入端input，以在输入端input为有效的高电平信号时确保能够将第二下拉节点pd2拉低，避免第二降噪模块72误将上拉节点pu的电位拉低。
90.在另一些可选的实施例中，继续参照图5所示，输出端out_n还包括辅助支路，该支路包括辅助上拉晶体管m15，辅助上拉晶体管m15的第一端连接至时钟信号端clk，第二端连接至辅助输出端out_n1，控制端连接至上拉节点pu，该辅助上拉模块m15的功能与第十晶体管m10的功能完全相同，且辅助输出端out_n1的输出信号也与输出端out_n的输出信号相同，该辅助输出端out_n1可以作为与输出端out_n等价的端口。例如，当多个移位寄存器单元级联时，该辅助输出端out_n1作为输出端out_n的等价替代与下一级移位寄存器单元的m1输入端连接以用于预充，同时与上一级移位寄存器单元的第一复位信号端reset连接用于提供第一复位信号，因为二者输出和功能完全相同，可以认为输出端与下一级输入信号端input电连接和上一级reset信号连接。
91.可选地，当包括辅助支路时，可以进一步包括降噪晶体管m17a和降噪晶体管m17b，降噪晶体管m17a的第一端与辅助输出端out_n1电连接，第二端连接至第一电源信号端lvgl，控制端连接至第一下拉节点pd1，降噪晶体管m17b的第一端与辅助输出端out_n1电连接，第二端连接至第一电源信号端lvgl，控制端连接至第二下拉节点pd2，二者交替作用，用于对辅助输出端out_n1进行降噪，在此不再赘述。
92.本技术第二个方面提供一种栅极驱动电路，包括n个级联的如上文实施例所述的移位寄存器单元，n为大于2的自然数，其中
93.第n级移位寄存器单元的输入端与第n-1级移位寄存器单元的输出端电连接，第m级移位寄存器单元的第一复位信号端与第m+1级移位寄存器单元的输出端电连接，n大于1且小于等于n，m大于等于1且小于n；
94.第1级移位寄存器单元的输入端与所述栅极驱动电路的起始信号端电连接，第n级移位寄存器单元的第一复位信号端与所述栅极驱动电路的截止信号端电连接。
95.在本实施例中，通过提供级联的移位寄存器单元，并且每个移位寄存器单元具有第一晶体管和第二晶体管的第一复位模块，并且设置第一晶体管和第二晶体管的公共端连接至输出端，使得降低了第一复位模块中晶体管的源漏电压，减小了与移位寄存器单元中其他晶体管的源漏电压之间的差距，避免移位寄存器单元在测试和使用过程中烧毁，避免由于栅极驱动电路导致的显示横纹问题，提高了产品的稳定性和使用寿命，具有广阔的应用前景。
96.本技术的第三个方面提供一种显示装置，包括本技术实施例的栅极驱动电路。本领域技术人员应理解，根据本实施例，如果显示装置是lcd形式，则显示装置包括阵列基板和彩膜基板，如果显示装置是oled形式，则显示装置包括阵列基板，如果显示装置是电子纸，则显示装置包括阵列基板、带电粒子和対置基板。
97.在本实施例中，通过设置显示装置由级联的移位寄存器单元构成的栅极驱动电路，并且每个移位寄存器单元具有第一晶体管和第二晶体管的第一复位模块，并且设置第一晶体管和第二晶体管的公共端连接至输出端，使得降低了第一复位模块中晶体管的源漏电压，减小了与移位寄存器单元中其他晶体管的源漏电压之间的差距，避免移位寄存器单元在测试和使用过程中烧毁，避免由于栅极驱动电路导致的显示横纹问题，提高了产品的稳定性和使用寿命，具有广阔的应用前景。
98.值得说明的是，具有本技术实施例的栅极驱动电路可以应用于多种形式的显示装置，本领域技术人员应当理解，凡基于本技术的栅极驱动电路工作模式的显示装置均在本技术的保护范围内。
99.本技术的第四个方面提供利用本技术实施例的移位寄存器单元的控制方法，包括：
100.在第一阶段，向输入端提供高电平信号作为输入信号，输入模块将输入信号传输至上拉节点以拉高上拉节点的电位；
101.在第二阶段，上拉模块在上拉节点的电位的控制下将时钟信号传输至输出端；
102.在第三阶段，第一复位模块在第一复位信号端的第一复位信号控制下，通过第一电源信号端的第一电源信号对上拉节点和输出端进行复位。
103.以上方式，通过利用具有第一晶体管和第二晶体管的第一复位模块，使得在驱动移位寄存器单元的过程中，利用输出端降低第一晶体管源漏两端的电位vds，减小了与移位寄存器单元中其他晶体管的源漏电压之间的差距，避免移位寄存器单元在测试和使用过程中烧毁。本实施例的具体实施方式同前述实施例，在此不再赘述。
104.本技术针对目前现有的问题，制定一种移位寄存器单元及其控制方法、栅极驱动电路、以及显示装置，通过提供具有第一晶体管和第二晶体管的第一复位模块，并且设置第一晶体管和第二晶体管的公共端连接至输出端，使得降低了第一复位模块中晶体管的源漏电压，减小了与移位寄存器单元中其他晶体管的源漏电压之间的差距，避免移位寄存器单元在测试和使用过程中烧毁，避免由于栅极驱动电路导致的显示横纹问题，提高了产品的稳定性和使用寿命，具有广阔的应用前景。
105.显然，本技术的上述实施例仅仅是为清楚地说明本技术所作的举例，而并非是对本技术的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举，凡是属于本申
请的技术方案所引伸出的显而易见的变化或变动仍处于本技术的保护范围之列。