具有支持结构的半导体器件的制作方法

具有支持结构的半导体器件
1.相关申请的交叉引用
2.本技术要求于2021年7月30日在韩国知识产权局递交的韩国专利申请第10-2021-0100794号的优先权，其全部公开内容通过引用合并于此。
技术领域
3.本发明构思的示例实施例涉及一种具有支撑结构的半导体器件。


背景技术：

4.根据对半导体器件的高集成化和小型化的需求，这种半导体器件的电容器的尺寸正在按比例缩小。因此，为了使以精细图案设置的电容器能够确保预定的电容，需要具有高纵横比的下电极。


技术实现要素：

5.本发明构思的一些示例实施例提供了一种半导体器件，该半导体器件括具有支撑图案的支撑结构以及在支撑图案之间延伸的开口区。支撑结构可以支撑如本文所描述的半导体器件的下电极，例如以减少或防止在工艺(例如，完成半导体器件的制造的制造工艺)执行期间下电极的倾斜。
6.根据本发明构思的一些示例实施例的半导体器件可以包括：下电极；第一支撑结构，包括将下电极互连的第一支撑图案，其中，第一支撑图案侧表面和下电极的被第一支撑图案暴露的侧表面至少部分地限定第一开口区，该第一支撑图案设置为彼此间隔开，该第一开口区在第一支撑图案之间沿水平方向延伸；介电层，覆盖第一支撑结构和下电极；以及上电极，在介电层上。第一支撑图案中的相邻的第一支撑图案之间的距离可以小于或等于下电极的间距。
7.根据本发明构思的一些示例实施例的半导体器件可以包括：衬底，包括单元区和外围电路区；下电极，设置在单元区中的衬底上；第一支撑结构，包括将下电极互连的第一支撑图案和位于单元区的边缘处的挡板结构，其中，第一支撑图案侧表面和下电极的被第一支撑图案暴露的侧表面至少部分地限定第一开口区，该第一开口区在第一支撑图案之间沿水平方向延伸，该挡板结构彼此间隔开；介电层，覆盖第一支撑结构和下电极；以及上电极，在介电层上。第一支撑图案中的相邻的第一支撑图案之间的距离可以小于或等于下电极的间距。
8.根据本发明构思的一些示例实施例的半导体器件可以包括：下电极，在着接焊盘上，该下电极限定蜂窝结构；第一支撑结构，包括将下电极互连的第一支撑图案，并且其中，第一支撑图案的侧表面和下电极的被第一支撑图案暴露的侧表面至少部分地限定第一开口区，该第一支撑图案设置为彼此间隔开，该第一开口区在第一支撑图案之间沿水平方向延伸；第二支撑结构，包括将下电极互连的支撑板，并且该支撑板具有内壁，该内壁至少部分地限定支撑板内部的分离的相应的开孔，第二支撑结构在第一支撑结上，第二支撑结构
的上表面与下电极的上表面处于相同的层级；介电层，覆盖第二支撑结构和下电极；以及上电极，在介电层上。第一支撑图案中的相邻的第一支撑图案之间的距离可以小于或等于下电极的间距。第二支撑结构的厚度可以大于第一支撑结构的厚度。开孔可以设置为彼此间隔开，并且支撑板可以在开孔之间沿水平方向延伸。
附图说明
9.图1a是根据本发明构思的一些示例实施例的半导体器件的平面图。
10.图1b是沿图1a中所示的线i-i
′
截取的半导体器件的竖直截面图。
11.图1c是沿图1b中所示的线iii-iii
′
截取的半导体器件的平面图。
12.图2是图1a和图1c中所示的支撑结构的放大图。
13.图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b、图11、图12、图13、图14和图15是以工艺顺序示出了根据本发明构思的一些示例实施例的制造半导体器件的方法的平面图和竖直截面图。
14.图16是根据本发明构思的一些示例实施例的半导体器件的平面图。
15.图17和图18是根据本发明构思的示例实施例的支撑结构的平面图。
16.图19和图20是根据本发明构思的示例实施例的半导体器件的竖直截面图。
17.图21是根据本发明构思的示例实施例的半导体器件的平面布局。
18.图22是根据本发明构思的一些示例实施例的支撑结构的透视图。
19.图23是图22中所示的支撑结构的放大图。
20.图24是图23中所示的支撑结构的竖直截面图。
具体实施方式
21.在下文中，将参考附图描述根据本发明构思的精神和范围的一些示例实施例。在图1a至图24的描述中，相同的附图标记用于基本相同的组件，并且将省略对应组件的重复描述。此外，在本发明构思的各个附图中，相似的附图标记用于相似的组件。
22.应当理解，当诸如层、膜、区域或衬底的元件被称为在另一个元件“上”时，该元件可以直接在该另一个元件上或者也可以存在中间元件。相比之下，当一个元件被称作在另一个元件的“直接上面”时，不存在中间元件。还应当理解，当一个元件被称为在另一个元件“上”时，该元件可以在该另一个元件的上方或下方或者与该另一个元件相邻(例如，水平相邻)。
23.应当理解，元件和/或其属性(例如，结构、表面、方向等)，其相对于其他元件和/或其属性(例如，结构、表面、方向等)可以被称为“竖直”、“平行”、“共面”等，可以相对于其他元件和/或其属性分别是“竖直”、“平行”、“共面”等或者可以分别是“基本上竖直”、“基本上平行”、“基本上共面”。
24.与其他元件和/或其属性“基本竖直”的元件和/或其属性(例如，结构、表面、方向等)将被理解为与其他元件和/或其属性在制造公差和/或材料公差范围内“竖直”和/或在幅度和/或角度等方面与其他元件和/或其属性“竖直”的偏差等于或小于10％(例如，
±
10％的公差)。
25.与其他元件和/或其属性“基本平行”的元件和/或其属性(例如，结构、表面、方向
等)将被理解为与其他元件和/或其属性在制造公差和/或材料公差范围内“平行”和/或在幅度和/或角度等方面与其他元件和/或其属性“平行”的偏差等于或小于10％(例如，
±
10％的公差)。
26.与其他元件和/或其属性“基本共面”的元件和/或其属性(例如，结构、表面、方向等)将被理解为与其他元件和/或其属性在制造公差和/或材料公差范围内“共面”和/或在幅度和/或角度等方面与其他元件和/或其属性“共面”的偏差等于或小于10％(例如，
±
10％的公差)。
27.应当理解，元件和/或其属性在本文中可以被描述为与其他元件“相同”或“相等”，并且还将理解，元件和/或其属性在本文中可以描述为与其他元件和/或其属性“一样”、“相同”或“相等”或着“基本一样”、“基本相同”或“基本相等”。与其他元件和/或其属性“基本一样”、“基本相同”或“基本相等”的元件和/或其属性将被理解为包括在制造公差和/或材料公差范围内与其他元件和/或其属性一样、相同或相等的元件和/或其属性。与其他元件和/或其属性一样或基本一样以及/或者相同或基本相同的元件和/或其属性可以在结构上相同或基本相同、功能上相同或基本相同、以及/或者组成上相同或基本相同。
28.应当理解，在此描述为“基本上”相同和/或一样的元件和/或其属性包括在幅度上具有等于或小于10％的相对差异的元件和/或其属性。此外，无论元件和/或其属性是否被修改为“基本上”，应理解这些元件和/或其属性应被解释为包括围绕所述元件和/或其属性的制造或操作公差(例如，
±
10％)。
29.当在本说明书中结合数值使用术语“约”或“基本上”时，其意指的是相关联的数值包括所述数值附近的
±
10％的公差。当指定范围时，所述范围包括其间的所有值，诸如0.1％的增量。
30.图1a是根据本发明构思的一些示例实施例的半导体器件的平面图。图1b是沿图1a中的线i-i
′
截取的半导体器件的竖直截面图。图1c是沿图1b中的线iii-iii
′
截取的半导体器件的平面图。图1a是沿图1b中的线ii-ii
′
截取的半导体器件的竖直截面图。
31.参考图1a至图1c，半导体器件100可以包括着接焊盘102、绝缘结构104、蚀刻停止层106、第一支撑结构120、第二支撑结构150、下电极160、介电层162和上电极164。第一支撑结构120和/或第二支撑结构150可以被配置为支撑如本文所描述的半导体器件100的一个或多个下电极160，例如以减少或防止在工艺(例如，完成半导体器件100的制造的制造工艺)执行期间一个或多个下电极160的倾斜。
32.着接焊盘102可以设置在绝缘结构104之间。着接焊盘102的上表面可以设置在与绝缘结构104的上表面相同的层级处，但不限于此。在一些示例实施例中，着接焊盘102的上表面可以设置在比绝缘结构104的上表面低的层级处。着接焊盘102的上表面可以接触下电极160的底面，并且着接焊盘102可以电连接到下电极160。绝缘结构104可以使着接焊盘102电绝缘。在一些示例实施例中，着接焊盘102可以包括诸如钨的导电材料。绝缘结构104可以包括诸如氧化硅的绝缘材料。
33.在本说明书中，术语“层级”可以指竖直高度和/或在竖直方向(例如，竖直方向d3，其可以是与以下表面中的至少一个垂直或基本垂直延伸的竖直方向：绝缘结构104中的一个或多个的上表面、着接焊盘102中的一个或多个的上表面、绝缘结构102中的一个或多个的下表面、蚀刻停止层106中的一个或多个的下表面、下电极160中的一个或多个的下表面
等)上距参考位置(例如，以下表面中的一个或多个：绝缘结构104中的一个或多个的上表面、着接焊盘102中的一个或多个的上表面、绝缘结构102中的一个或多个的下表面、蚀刻停止层106中的一个或多个的下表面、下电极160中的一个或多个的下表面)的距离。参考位置可以被理解为元件的层级和/或相对层级所“基于”的位置。例如，当第一元件在本文中被描述为位于高于第二元件的层级处时，第一元件可以在竖直方向(例如，竖直方向d3)上比第二元件距参考位置远。在另一示例中，当第一元件在本文中被描述为位于低于第二元件的层级处时，第一元件可以在竖直方向上比第二元件靠近参考位置。在另一示例中，当第一元件在本文中被描述为位于与第二元件相同或基本相同的层级处时，第一元件在竖直方向(例如，竖直方向d3)上距参考位置的距离可以与第二元件相等/第一元件可以与第二元件在竖直方向(例如，竖直方向d3)上同样地靠近参考位置。
34.蚀刻停止层106可以设置在绝缘结构104上。在一些示例实施例中，蚀刻停止层106可以包括氮化硅、氮氧化硅或其组合。蚀刻停止层106可以防止在湿法蚀刻工艺期间蚀刻剂在下电极160下方流动，从而防止绝缘结构104被蚀刻。
35.第一支撑结构120和第二支撑结构150可以设置在下电极160之间。第一支撑结构120的上表面可以位于低于下电极160的上表面的层级处。第一支撑结构120和第二支撑结构150可以设置为彼此竖直间隔开，并且第二支撑结构150可以设置在第一支撑结构120上。第二支撑结构150的上表面可以设置在与下电极160的上表面相同的层级处。在将下电极160互连的同时，第一支撑结构120和第二支撑结构150可以支撑下电极160。第一支撑结构120和第二支撑结构150可以包括绝缘材料，并且可以包括例如氮化硅、氮氧化硅或其组合。
36.如图1a所示，第一支撑结构120可以包括被设置为彼此间隔开均匀距离(例如，固定距离)的支撑图案122(在本文中也称为第一支撑图案)、以及支撑图案122之间的开口区124。如至少图1a至图1c所示，支撑图案122的侧表面122-s可以至少在水平面(例如，d1-d2平面)中至少部分地限定在支撑图案122之间延伸的开口区124。如至少图1a至图1c所示，支撑图案122的侧表面122-s和下电极160的被暴露的侧表面160-s(例如，被支撑图案122暴露和/或从支撑图案122暴露的下电极160的侧表面)可以至少在水平面(例如，d1-d2平面)中至少部分地限定在支撑图案122之间(例如，之中)沿一个或多个水平方向d1和/或d2延伸的开口区124。支撑图案122可以被设置为彼此间隔开(例如，被隔离以彼此不直接接触)，并且开口区124可以在支撑图案122之间水平延伸。每个支撑图案122可以被开口区124围绕。在一些示例实施例中，每个支撑图案122可以接触七个下电极160。例如，如至少图1a所示，每个支撑图案122可以部分地与位于支撑图案122周边的下电极160中的六个下电极160接触，并且可以围绕下电极160中的一个下电极160(其中，该一个下电极160可以在支撑图案122的内部以及/或者在支撑图案122的中心)。在一些实施例中，支撑图案122可以接触三个、四个或更多个下电极160。在一些示例实施例中，支撑图案122中的相邻支撑图案之间的距离可以小于或等于下电极160的间距。支撑图案122的侧表面可以接触下电极160，并且可以是圆角的。例如，暴露于开口区124的支撑图案122的侧表面可以是凹入的，并且可以具有凹陷的形状。
37.第二支撑结构150的厚度可以大于第一支撑结构120的厚度。如图1c所示，第二支撑结构150可以包括板状支撑板152、以及形成在支撑板152内部的开孔op。例如，如至少图1c所示，支撑板152可以具有内壁152-s，每个内壁152-s至少部分地限定位于支撑板152内
部的分离的相应的开孔op(例如，在由支撑板152的最外侧表面和上表面和下表面限定的体积空间内，在支撑板152的相对的下表面和上表面之间延伸)。如图所示，可以被内壁152-s至少部分限定的开孔op可以被设置为彼此间隔开(例如，间隔开均匀的距离)，并且支撑板152可以在开孔op之间沿水平方向(例如，第一水平方向d1和/或第二水平方向d2)延伸。例如，开孔op可以布置为使得开孔op在第二水平方向d2上形成列，并且列中的相邻列中的开孔op可以被设置为在第一水平方向d1上彼此未对准。如至少图1c所示，一个或多个开孔op可以各自至少从支撑板152至少部分地暴露彼此相邻的分离的三个下电极160。开孔op可以被设置为彼此间隔开，并且支撑板152可以在开孔op之间水平延伸。
38.如上所述，下电极160可以分别设置在着接焊盘102上。下电极160可以电连接到着接焊盘102。参考图1a，当在俯视图中观察时，下电极160可以设置为彼此间隔开均匀的距离。在一些示例实施例中，下电极160可以具有(例如，可以限定)其中下电极160分别设置在六边形的中心和六边形的顶点处的蜂窝结构。下电极160可以包括诸如ti、w、ni和co的金属，或诸如tin、tisin、tialn、tan、tasin、wn等的金属氮化物。在一些示例实施例中，下电极160可以包括tin。在一些示例实施例中，下电极160可以具有柱状，但不限于此。
39.介电层162可以设置在下电极160与上电极164之间。例如，介电层162可以共形地设置在蚀刻停止层106、第一支撑结构120、第二支撑结构150和下电极160的表面处。介电层162可以包括诸如hfo2、zro2、al2o3、la2o3、ta2o3和tio2的金属氧化物、具有诸如srtio3(sto)、batio3、pzt和plzt的钙钛矿结构的电介质材料、或其组合。
40.上电极164可以设置在介电层162上。上电极164可以填充第一支撑结构120的开口区124和第二支撑结构150的开口op。上电极164可以包括诸如ti、w、ni和co的金属，或诸如tin、tisin、tialn、tan、tasin、wn等的金属氮化物。在一些示例实施例中，上电极164可以包括tin。
41.图2是图1a和图1c中所示的支撑结构的放大图。
42.参考图2，介电层162可以围绕第一支撑结构120的支撑图案122、以及下电极160。例如，介电层162可以沿被开口区124暴露的支撑图案122的侧表面122-s以及与支撑图案122接触的下电极160(例如，被支撑图案122部分接触的六个下电极160)的侧表面160-s延伸。设置在支撑图案122内部的下电极160可以不接触介电层162。需要重申的是，例如至少通过围绕一个下电极160的支撑图案122，被支撑图案122围绕的一个下电极160可以不与介电层162接触(例如，可以与介电层162隔离而不直接接触)。例如，参考图1b，下电极160的被与第一支撑结构120位于相同竖直层级的支撑图案122围绕的一部分可以不接触介电层162。应当理解，介电层162可以覆盖第一支撑结构120和下电极160。
43.在一些示例实施例中，设置在支撑图案122的周边处的下电极160的侧表面160-s与支撑图案122的侧表面122-s可以以钝角彼此接触。例如，下电极160的侧表面160-s与支撑图案122的侧表面122-s之间的角θ(在支撑图案122与下电极160相会的点处，下电极160的切线与支撑图案的切线之间的角)可以大于90
°
。因此，介电层162可以在形成介电层162的工艺中更均匀地沉积，这将在稍后进行描述。
44.当在平面图中观察时，介电层162可以设置在第二支撑结构150的开孔op的内部。例如，当在平面图中观察时，介电层162可以覆盖被开孔op暴露的下电极160侧表面和支撑板152内壁152-s。在一些示例实施例中，被开孔op暴露的下电极160与开孔op的内壁(例如，
支撑板152的内壁152-s)可以以锐角彼此接触。
45.由于开孔op被支撑板152围绕，而支撑图案122被开口区124围绕，因此第一支撑结构120的开口率可以大于第二支撑结构150的开口率。因此，根据本发明构思的示例实施例的半导体器件100可以实现开口率的增加，因为半导体器件100包括第一支撑结构120，该第一支撑结构120包括支撑图案122和开口区124。此外，半导体器件100可以在确保可靠性和生产率的同时实现分散性的增强。
46.图3a、图3b、图4a、图4b、图5a、图5b、图6a、图6b、图7a、图7b、图8a、图8b、图9a、图9b、图10a、图10b、图11、图12、图13、图14和图15是以工艺顺序示出了根据本发明构思的一些示例实施例的制造半导体器件的方法的平面图和竖直截面图。具体地，图3a、图4a、图5a、图6a、图7a、图8a、图9a和图10a是对应于图1a的平面图，而图3b、图4b、图5b、图6b、图7b、图8b、图9b和图10b是分别沿图3a、图4a、图5a、图6a、图7a、图8a、图9a和图10a中的线i-i
′
截取的竖直截面图。图11至图15是竖直截面图。
47.参考图3a和图3b，可以设置着接焊盘102和绝缘结构104。绝缘结构104可以设置在着接焊盘102之间。着接焊盘102可以包括导电材料。例如，着接焊盘102可以包括诸如掺杂多晶硅的掺杂半导体材料、诸如wsi2的金属-半导体化合物、诸如tin或tan的金属氮化物、或诸如ti、w或ta的金属。绝缘结构104可以包括氧化硅、氮化硅、氮氧化硅或其组合。
48.蚀刻停止层106、第一模塑层110和第一支撑层120a可以顺序堆叠在着接焊盘102和绝缘结构104上。蚀刻停止层106可以覆盖着接焊盘102和绝缘结构104。
49.蚀刻停止层106可以包括相对于第一模塑层110具有蚀刻选择性的材料。在一些示例实施例中，蚀刻停止层106可以包括氮化硅。第一模塑层110可以包括相对于第一支撑层120a具有蚀刻选择性的材料。例如，第一模塑层110可以包括氧化硅，而第一支撑层120a可以包括氮化硅。
50.参考图4a和图4b，掩模层130、蚀刻停止层132和光刻胶134可以堆叠在第一支撑层120a上。掩模层130可以完全覆盖第一支撑层120a，而蚀刻停止层132可以完全覆盖掩模层130。光刻胶134可以暴露蚀刻停止层132的一部分。例如，光刻胶134可以被图案化以包括被设置为彼此间隔开均匀的距离(例如，固定距离)的圆形结构。圆形结构可以以蜂窝结构的形式设置，并且光刻胶134可以限定将设置稍后要描述的支撑图案122的区域。蚀刻停止层132可以防止掩模层130在对光刻胶134进行图案化时被蚀刻。在一些示例实施例中，掩模层130可以包括非晶碳层(acl)，而蚀刻停止层132可以包括sion。
51.参考图5a和图5b，掩模层130可以通过使用光刻胶134作为蚀刻掩模的各向异性蚀刻工艺来进行图案化。图案化掩模层130可以暴露第一支撑层120a的一部分。例如，掩模层130可以被图案化以包括被设置为彼此间隔开均匀距离的圆形结构。在图案化掩模层130之后，可以去除掩模层130上的蚀刻停止层132和光刻胶134。
52.参考图6a和图6b，可以形成掩模间隔物136。可以通过在图6a和图6b的所得结构上共形地沉积牺牲材料并且然后各向异性地蚀刻该牺牲材料来形成掩模间隔物136。例如，掩模间隔物136可以设置在被掩模层130暴露的第一支撑层120a上，并且可以设置在掩模层130的侧表面处。在一些示例实施例中，掩模间隔物136可以包括氧化硅、氮化硅或氮氧化硅。例如，掩模间隔物136可以包括氧化硅。形成掩模间隔物136的工艺可以是可选的，并且因此，在一些实施例中可以被省略。
53.参考图7a和图7b，第一支撑层120a可以通过使用掩模层130和掩模间隔物136作为蚀刻掩模的各向异性蚀刻工艺来进行图案化，从而形成第一支撑结构120。第一支撑结构120可以暴露第一模塑层110的一部分。例如，第一支撑结构120可以被图案化以包括被设置为彼此间隔开均匀距离的圆形支撑图案122。第一支撑结构120还可以包括位于支撑图案122之间的开口区124。开口区124可以指支撑图案122之间的空间，并且支撑图案122可以被开口区124围绕。在完成图案化工艺之后，可以去除第一支撑层120a上的掩模层130和掩模间隔物136。
54.参考图8a和图8b，可以在图7a和图7b的所得结构上沉积第二模塑层140和第二支撑层150a。第二模塑层140可以覆盖支撑图案122。例如，第二模塑层140可以设置在支撑图案122的上表面处，并且可以填充开口区124。第二支撑层150a可以设置在第二模塑层140上。第二支撑层150a的厚度可以大于第一支撑结构120的厚度。第二模塑层140可以包括相对于第二支撑层150a具有蚀刻选择性的材料。例如，第二模塑层140可以包括氧化硅，而第二支撑层150a可以包括氮化硅。
55.参考图9a和图9b，通孔h可以形成为竖直延伸穿过蚀刻停止层106、第一模塑层110、第一支撑层120a、第二模塑层140和第二支撑层150a。
56.通孔h可以具有均匀的水平宽度，并且在一些实施例中，通孔h可以具有其中通孔h的水平宽度随着通孔h向下延伸而逐渐减小的锥形形状。通孔h可以通过干法蚀刻工艺形成，并且例如，可以顺序地对第二支撑层150a、第二模塑层140、第一支撑层120a和第一模塑层110进行各向异性蚀刻，以及蚀刻停止层106然后可以在其一部分处被去除使得着接焊盘102被暴露。
57.参考图10a和图10b，下电极160可以形成在通孔h中。下电极160可以通过诸如化学气相沉积(cvd)、原子层沉积(ald)、等离子增强ald(peald)等工艺形成。下电极160可以包括诸如ti、w、ni和co的金属，或诸如tin、tisin、tialn、tan、tasin、wn等的金属氮化物。在形成下电极160之后，可以执行平坦化工艺。
58.当在平面图中观察时，下电极160可以设置为彼此间隔开均匀的距离。在一些示例实施例中，下电极160可以具有其中下电极160分别设置在六边形的中心和六边形的顶点处的蜂窝结构。在一些示例实施例中，下电极160可以具有柱状，但不限于此。在一些实施例中，下电极160可以具有圆柱形状、或混合形状，该混合形状是柱状和圆柱形状的组合。
59.下电极160可以延伸穿过支撑图案122，并且当在平面图中观察时，下电极160可以接触支撑图案122。支撑图案122可以设置为在开口区124插入其中的条件下彼此间隔开。在一些示例实施例中，每个支撑图案122可以接触七个下电极160的侧表面。例如，六个下电极160可以部分地接触每个支撑图案122，而一个下电极160可以被支撑图案122围绕。即，六个下电极160可以沿支撑图案122的周边设置，而一个下电极160可以设置在支撑图案122的中心处。设置在支撑图案122周边处的六个下电极160可以暴露于开口区124。
60.彼此相邻的支撑图案122之间的距离122d(例如，支撑图案122中的相邻的支撑图案之间的距离122d)可以小于或等于下电极160的间距160p。例如，相邻的支撑图案122的侧表面之间的距离或相邻的支撑图案122的侧表面之问的开口区124的水平宽度可以小于或等于相邻的下电极160的中心之间的距离。
61.参考图11，可以在第二支撑层150a和下电极160上形成掩模层170。掩模层170可以
被图案化以暴露第二支撑层150a的一部分。在一些示例实施例中，掩模层170可以包括acl。
62.参考图12，可以通过各向异性蚀刻工艺去除第二支撑层150a的被掩模层170暴露的部分。随着第二支撑层150a通过蚀刻工艺被图案化，可以形成第二支撑结构150。第二支撑结构150可以包括板状支撑板152以及形成在该支撑板152内部的开孔op。开孔op可以设置在彼此相邻的下电极160之间。
63.参考图13，可以去除第二模塑层140和掩模层170。首先，可以通过各向同性蚀刻工艺选择性地去除第二模塑层140。相对于第二模塑层140具有蚀刻选择性的第一支撑结构120、第二支撑结构150和下电极160可以不被去除。在去除第二模塑层140的工艺中，可以部分地去除第一模塑层110，并且因此，可以暴露第一支撑结构120的底面。随着第二模塑层140被去除，可以在下电极160之间以及第一支撑结构120与第二支撑结构150之间形成空隙v。
64.在去除第二模塑层140之后，可以去除掩模层170。例如，可以通过灰化工艺去除掩模层170。在去除掩模层170的工艺中，可以部分地蚀刻第一支撑结构120。例如，被开口区124暴露的支撑图案122的侧表面可以在灰化工艺中被部分氧化，并且然后可以在去除掩模层170期间被部分去除。因此，支撑图案122的侧表面122-s可以形成为凹入的，如图1a所示。
65.参考图14，可以通过各向同性蚀刻工艺选择性地去除第一模塑层110。相对于第一模塑层110具有蚀刻选择性的第一支撑结构120、第二支撑结构150和下电极160可以不被蚀刻。第一支撑结构120和第二支撑结构150的上表面和底面可以被空隙v暴露。
66.参考图15，介电层162可以设置在图14的所得结构上。介电层162可以沿蚀刻停止层106、下电极160、第一支撑结构120和第二支撑结构150的表面共形地形成。介电层162可以包括诸如hfo2、zro2、al2o3、la2o3、ta2o3和tio2的金属氧化物、具有诸如srtio3(sto)、batio3、pzt和plzt的钙钛矿结构的电介质材料、或其组合。介电层162可通过诸如cvd、ald的工艺形成。
67.再次参考图1a至图1c，可以在介电层162上形成上电极164，并且因此，可以形成半导体器件100。上电极164可以填充空隙v，并且可以覆盖下电极160。此外，上电极164可以填充第一支撑结构120的开口区124和第二支撑结构150的开口孔op。
68.如上所述，第一支撑结构120可以具有被开口区124围绕的支撑图案122，并且因此，可以具有比第二支撑结构150大的开口率。因此，可以更均匀地沉积介电层162和上电极164。
69.图16是根据本发明构思的示例实施例的半导体器件的平面图。图17和图18是根据本发明构思的示例实施例的支撑结构的平面图。图17是图16中所示的半导体器件中的第一支撑结构120和第二支撑结构150的平面图。
70.参考图16和图17，半导体器件200可以包括支撑下电极160的第二支撑结构220。在一些示例实施例中，第二支撑结构220可以包括被设置为彼此间隔开均匀距离的支撑图案222(在本文中也称为第二支撑图案)、以及位于支撑图案222之间的开口区224。如至少图16所示，支撑图案222的侧表面222-s可以至少在水平面(例如，d1-d2平面)中至少部分地限定在支撑图案122之间延伸的开口区224。如至少图16所示，支撑图案222的侧表面222-s和下电极160的被暴露的侧表面160-s(例如，下电极160的被支撑图案222暴露和/或从支撑图案122暴露的侧表面)可以至少在水平面(例如，d1-d2平面)中至少部分地限定在支撑图案122
之间(例如，之中)沿一个或多个水平方向d1和/或d2延伸的开口区224。第二支撑结构220可以具有类似于第一支撑结构120的结构。例如，第二支撑结构220的支撑图案222可以被开口区224围绕。每个支撑图案222可以部分地接触六个下电极160，并且可以围绕一个下电极160。支撑图案222的侧表面可以接触下电极160，并且可以是凹入的。
71.参考图17，支撑图案122以及设置在支撑图案122上的支撑图案222可以不彼此竖直对准。例如，支撑图案122可以与支撑图案222部分地重叠(例如，在竖直方向d3上)。此外，支撑图案122可以与支撑图案222共享下电极160(例如，共享一个或多个下电极160)。例如，支撑图案122可以与支撑图案222共享设置在其周边处的两个下电极160。因此，在将十二个下电极160互连的同时，支撑图案122和支撑图案222可以支撑十二个下电极160。由于支撑图案122和222被设置为彼此部分地重叠，如上所述，可以减少或防止下电极160的倾斜和弯曲。
72.参考图18，半导体器件300可以包括支撑下电极160的支撑图案322。在一些示例实施例中，支撑图案122可以与支撑图案322共享下电极160。例如，支撑图案122可以与支撑图案322共享设置在其周边处的三个下电极160和设置在其内部处的一个下电极160。因此，在将十个下电极160互连的同时，支撑图案122和支撑图案322可以支撑十个下电极160。
73.图19和图20是根据本发明构思的示例实施例的半导体器件的竖直截面图。
74.参考图19，半导体器件400还可以包括支撑下电极160的第三支撑结构420。第三支撑结构420可以设置在第一支撑结构120上，并且可以设置在第二支撑结构150的下方。第三支撑结构420的厚度可以小于第二支撑结构150的厚度。例如，第三支撑结构420的厚度可以等于第一支撑结构120的厚度，但不限于此。在一些示例实施例中，第三支撑结构420可以以与第一支撑结构120相同的方式被图案化。例如，第三支撑结构420可以包括位于支撑图案422与支撑图案422之间的开口区424。第三支撑结构420的支撑图案422可以以参考图17和图18描述的方式与第一支撑结构120的支撑图案122竖直重叠。
75.参考图20，半导体器件500还可以包括支撑下电极160的第三支撑结构550。第三支撑结构550可以设置在第一支撑结构120上，并且可以设置在第二支撑结构150的下方。在一些示例实施例中，第三支撑结构550可以以与第二支撑结构150相同的方式被图案化。例如，第三支撑结构550可以包括支撑板552和形成在该支撑板552内部的开孔op。
76.图21是根据本发明构思的一些示例实施例的半导体器件的平面布局。图22是根据本发明构思的一些示例实施例的支撑结构的透视图。
77.参考图21，半导体器件600可以包括单元区ca和外围电路区pa。单元区ca可以表示其中设置有dram器件的存储单元的区域，并且外围电路区pa可以表示其中可以设置有行解码器、读出放大器等的区域。例如，外围电路区pa可以围绕单元区ca。
78.参考图22和图23，第一支撑结构620可以包括支撑图案622、开口区624和挡板结构626。支撑图案622和开口区624可以具有与参考图1a描述的支撑图案122和开口区124的结构相同或相似的结构。挡板结构626可以设置为围绕支撑图案622。例如，挡板结构626可以沿单元区ca的边缘设置，并且支撑图案622在被挡板结构626围绕的同时可以设置在单元区ca内。此外，挡板结构626可以被设置为彼此间隔开。例如，挡板结构626中的相邻挡板结构可以在第一水平方向d1或第二水平方向d2上彼此间隔开，并且开口区624可以在相邻的挡板结构626之间延伸。在一些示例实施例中，挡板结构626中的每一个可以具有结构彼此耦
接的弯曲形状。当挡板结构626被一体地形成为围绕支撑图案622时，挡板结构626可以呈现对半导体器件的翘曲弱化的可能性。然而，当挡板结构626被设置为彼此间隔开时，如图22所示，可以降低半导体器件的故障率。
79.第二支撑结构650可以包括支撑板652和形成在该支撑板652内部的开孔op。支撑板652和开孔op可以具有与参考图1c描述的支撑板152和开孔op的结构相同或相似的结构。
80.图23是图22中所示的支撑结构的放大图。图24是图23中所示的支撑结构的竖直截面图。
81.参考图23，第一支撑结构620可以包括支撑图案622、开口区624和挡板结构626，如上所述，并且开口区624在围绕支撑图案622的同时可以在挡板结构626之间延伸。相邻的挡板结构626之间的距离可以小于或等于下电极160的间距。例如，相邻的挡板结构626的侧表面之问的距离或相邻的挡板结构626之间的开口区624的水平宽度可以小于或等于下电极160中的相邻下电极的中心之间的距离。挡板结构626可以接触下电极160。例如，下电极160的一部分可以部分地接触挡板结构626或者可以被挡板结构626围绕。
82.参考图24，半导体器件600可以包括衬底10、位线结构20、栅极结构30、层间绝缘层40、接触插塞50、下绝缘层52和上绝缘层60。
83.衬底10可以包括单元区ca和外围电路区pa。衬底10可以包括半导体材料。例如，衬底10可以是硅衬底、锗衬底、硅锗衬底或绝缘体上硅(soi)衬底。
84.衬底10可以包括元件隔离层12和区域隔离层14。元件隔离层12可以是从衬底10的上表面向下延伸的绝缘层，并且可以限定单元区ca中的有源区。例如，有源区可以与被元件隔离层12围绕的衬底10的上表面的一部分相对应。区域隔离层14可以限定外围电路区pa。区域隔离层14可以是从衬底10的上表面向下延伸的绝缘层。区域隔离层14可以使有源区与外围电路区pa中的衬底10的一部分电绝缘。
85.位线结构20可以设置在衬底10上，并且可以包括位线21、位线封盖层22和位线间隔物23。位线21可以包括tin、tisin、w、硅化钨、多晶硅或其组合。位线封盖层22可以覆盖位线21的上表面，并且可以包括氮化硅。
86.位线间隔物23可以分别设置在位线21的相对侧表面处。位线间隔物23的一部分还可以延伸到衬底10的凹槽中。位线间隔物23可以包括氧化硅、氮化硅、氮氧化硅或其组合。
87.掩埋接触部bc可以设置在位线结构20之间。掩埋接触部bc的上表面可以设置在比位线封盖层22的上表面低的层级处。掩埋接触部bc可以延伸到衬底10中。例如，掩埋接触部bc的下端可以设置在比衬底10的上表面低的层级处，并且可以接触有源区。在一些示例实施例中，掩埋接触部bc可以包括多晶硅。
88.半导体器件100还可以包括焊盘102和绝缘结构104，并且焊盘102和绝缘结构104可以对应于图1b所示的焊盘102和绝缘结构104。着接焊盘102可以设置在掩埋接触部bc上。例如，着接焊盘102的底面可以设置在比位线封盖层22的上表面低的层级处，并且可以接触掩埋接触部bc。着接焊盘102可以通过掩埋接触部bc电连接到有源区。
89.绝缘结构104可以设置在着接焊盘102之间。绝缘结构104可以使着接焊盘102彼此电绝缘。绝缘结构104可以接触位线封盖层22。绝缘结构104的上表面可以与着接焊盘102的上表面共面。在一些示例实施例中，着接焊盘102可以包括钨，而绝缘结构104可以包括氧化硅。
90.栅极结构30可以与外围电路区pa中的元件隔离层12相邻设置。栅结构30可以包括栅电极31、覆盖该栅电极31的上表面的栅极封盖层32、以及覆盖该栅电极31的侧表面的栅极间隔物33。
91.层间绝缘层40可以从单元区ca延伸到外围电路区pa，并且可以设置在衬底10上。层间绝缘层40可以设置在元件隔离层12和区域隔离层14上，并且可以覆盖栅极结构30。层间绝缘层40可以包括氧化硅、氮化硅、氮氧化硅或其组合。
92.接触插塞50可以设置在外围电路区pa中，并且可以与栅极结构30相邻设置。接触插塞50可以延伸穿过层间绝缘层40，并且因此，可以接触与栅极结构30相邻的衬底10的有源区。
93.下绝缘层52可以设置在层间绝缘层40上，并且可以从单元区ca延伸到外围电路区pa。接触插塞50的一部分可以延伸穿过下绝缘层52。下绝缘层52可以包括氧化硅、氮化硅、氮氧化硅或其组合。
94.上绝缘层60可以设置在外围电路区pa中的接触插塞50和下绝缘层52上。上绝缘层60可以设置在与上电极164相同的层级处。上绝缘层60可以包括氧化硅、氮化硅、氮氧化硅或其组合。
95.根据本发明构思的示例实施例，半导体器件可以包括具有大开口率的支撑结构，并且因此，可以确保半导体器件的可靠性和生产率。
96.尽管已经参考附图描述了本发明构思的一些示例实施例，但是本领域技术人员应当理解，在不脱离本发明构思的范围且不改变其基本特征的情况下，可以进行各种修改。因此，上述示例实施例应被视为仅是描述性的而不是为了限制的目的。