晶圆背面对准的重叠对准精度的判断方法及其晶圆的制作方法

专利名称：晶圆背面对准的重叠对准精度的判断方法及其晶圆的制作方法
技术领域：
本发明涉及一种凝:冲几电系统(Micro-electro mechanical system, MEMS) 装置的制程，特别是涉及一种在制作微机电元件中，晶圆背面对准的制程。 本发明更涉及一种在在制作MEMS装置中，判断晶圓背面对准制程中重叠 对准精度的改良方法以及装置。
背景技术：
微机电系统(MEMS)装置已经被广泛地运用于各个领域中，如晶圓级封 装、积体光学、压力感测器、复合元件以及背面通孔。在立体元件如MEMS 元件的制程中，是先对基材的其中一面(正面)进行加工，经由翻转基材后再 对另一面(背面)进行加工，以产生设计的立体结构。执行正面以及背面对准 的步骤确保了立体结构能完全地对准。举例来说，假使一接触点(contact)由 基材正面贯穿至其背面，该元件必须与其他元件精确地对准才能使两者间 产生电性接触。
因此，需要一种简单且有效节省成本的方法及其装置，以于晶圆背面 对准步骤中判断重叠对准精度。

发明内容
本发明的目的在于，克服现有技术存在的缺陷，而提供一种新型的晶 圆背面对准的重叠对准精度的判断方法及其晶圓，所要解决的技术问题是 使其简化对准步骤并降低制程成本，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据 本发明提出的一种晶圆背面对准的重叠对准精度的判断方法，包含:形成一 埋层于一晶圆的正面;形成一导电层于该埋层上，且图案化该导电层以形成 一第一测试结构以及一第二测试结构;形成一蚀刻中止层于该导电层上;由 该晶圆的背面进行晶圆蚀穿以借由该第一测试结构完成一对准程序;以及借 由该第二测试结构判断该对准程序的重叠对准精度。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的晶圓背面对准的重叠对准精度的判断方法，其中所述的形成该 导电层的步骤中，该第一测试结构为一光学游标，且该第二测试结构为一 电性测试结构。
前述的晶圆背面对准的重叠对准精度的判断方法，其中所述的由该晶圆的背面进行晶圓蚀穿以借由该第 一测试结构完成该对准程序的步骤包 含利用该晶圓正面上的该光学游标由该晶圓的背面执行一光学对准程序。前述的晶圓背面对准的重叠对准精度的判断方法，其更包含在该对 准程序后，透过光微影制程图案化该晶圆的背面；以及蚀刻图案化后的该 晶圓背面。前述的晶圓背面对准的重叠对准精度的判断方法，其中所述的蚀刻图 案化后的该晶圆背面步骤包含蚀刻部份该电性测试结构，以形成一顶部 电性测试结构以及一底部电性测试结构。前述的晶圆背面对准的重叠对准精度的判断方法，其中借由该第二测 试结构判断该对准程序的重叠对准精度步骤包含量测该顶部电性测试结 构以及该底部电性测试结构的阻抗值。前述的晶圆背面对准的重叠对准精度的判断方法，其中所述的形成该 埋层的步骤包含配置该埋层形成一薄氧化层，其厚度约为125埃。前述的晶圆背面对准的重叠对准精度的判断方法，其中所述的形成该 导电层的步骤包含配置该导电层形成一掺杂多晶硅，其厚度约为3000埃。前述的晶圆背面对准的重叠对准精度的判断方法，其更包含在该蚀 刻中止层上形成一保护层，用以在该晶圆背面加工时保护该晶圓的正面,其 中该保护层的厚度约为30000埃。本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本 发明提出的一种用于背面对准的晶圆，包含 一基材，包含一正面以及一 背面； 一硬光罩，形成于该基材的该背面上；以及一对准层，形成于该基 材的该正面上，其中该对准层包含 一薄氧化层，形成于该基材该正面上;一 导电层，形成于该薄氧化层上； 一厚氧化层，形成于该导电层上；以及一 第一测试结构以及一第二测试结构，两者是以图案化形成于该导电层上,其 中该第一测试结构是用于一背面对准程序，且该第二测试结构是用于判断 该背面对准程序的重叠对准精度。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。前述的晶圓背面对准的晶圓，其中所述的薄氧化层的厚度约为125埃,该 导电层包含一厚度约为3000埃的掺杂多晶硅，该对准层更包含一形成于该 厚氧化层上且厚度约为30000埃的保护层。前述的晶圓背面对准的晶圓，其中所述的第二观"试结构为 一 电性观'J试 结构，该电性测试结构包含 一组顶部垫体； 一组底部垫体；以及一中心 主体，耦合于该组顶部垫体以及该组底部垫体；其中在从该基材背面至正 面对该导电层后续蚀刻的制程中，该中心主体是分成一顶部以及一底部，该 顶部是耦合于该组顶部垫体，且该底部是耦合于该组底部垫体。本发明的目的及解决其技术问题另外还采用以下技术方案来实现。依据本发明提出的一种用于背面对准程序中重叠对准精度的判断方法,包含:形
成一薄氧化层于一半导体晶圆的一正面上;形成一导电层于该薄氧化层上;图 案化一对准标记以及一测试结构于该导电层中；形成一厚氧化层于该图案 化的导电层上；翻转该半导体晶圓使该半导体晶圓的一背面朝上；借由该 对准标记由该半导体晶圓的该背面蚀刻穿至该正面，以执行一背面对准程 序;在该背面对准程序后图案化并蚀刻穿该导电层；以及量测该测试结构 用以判断该背面对准程序的重叠对准精度。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的用于背面对准程序中重叠对准精度的判断方法，其中所述的蚀 穿该半导体晶圆的步骤是利用 一深反应离子蚀刻制程来完成，且该图案化 该对准标记步骤中的该对准标记为 一光学游标。
前述的用于背面对准程序中重叠对准精度的判断方法，其中所述的图 案化并蚀穿该导电层的步骤是蚀刻移除部份的该测试结构，以形成一顶部 测试结构以及一底部测试结构，且该量测该测试结构的步骤是分别量测该 顶部测试结构以及该底部测试结构的 一 阻抗值。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案 可知，本发明的主要技术内容如下
依据本发明实施例的 一 晶圓背面对准的方法，包含于晶圓正面上形成 一埋层；在埋层上形成一导电层并在导电层上图案化出一第一测试结构以 及一第二测试结构；在导电层上形成一蚀刻中止层；借由第一测试结构由 晶圓背面进行蚀穿以完成对准程序；以及利用第二测试结构判断对准程序 的重叠对准精度。依据本发明的实施例，其中形成导电层步骤中的第一测 试结构为一光学游标，且第二测试结构为一电性测试结构。在其他实施例 中，其中蚀穿以完成对准的步骤更包含利用光学游标于晶圆的背面上执行 光学对准的步骤。
此外，依据本发明实施例的一晶圓，包含一具有正反面的基材、 一形 成于基材背面上的硬光罩以及一形成于基材正面上的对准层。其中，对准层 包含一形成于基材正面上的薄氧化层、 一形成于薄氧化层上的导电层、一 形成于导电层上的厚氧化层以及图案化于导电层上的第一测试结构以及第 二测试结构。第一测试结构是用于背面对准程序，且第二测试结构是用于 判断背面对准程序的重叠对准精度。在实施例当中，薄氧化层的厚度约为 125埃，而导电层为一厚度约为3000埃的摻杂多晶硅。对准层更包含一形 成于厚氧化层上且厚度约为30000埃的保护层。
第一测试结构为一包含复数个X轴向以及Y轴向的位置线的光学游 标。第二测试结构为一电性测试结构，且电性测试结构更包含一组顶部垫 体、 一组底部垫体以及一耦合于该组顶部垫体以及该组底部垫体的中心主体，其中在从基材背面至正面对导电层蚀刻的制程中，该中心主体是分成 一耦合于顶部垫体组的顶部以及一耦合于底部垫体组的底部。依据本发明实施例的 一种用于背面对准步骤中重叠对准精度的判断方 法，包含形成薄氧化层于半导体晶圆的正面上、形成导电层于薄氧化层上、图 案化对准标记以及测试结构于导电层中、形成厚氧化层于图案化的导电层 上、翻转半导体晶圓致使晶圓背面朝上、由晶圆背面蚀刻穿至正面，并配 合对准标记执行背面对准程序、图案化并蚀刻穿导电层以及量测测试结构 用以判断背面对准程序的重叠对准精度。其中蚀穿半导体晶圆的步骤是利 用一深反应离子蚀刻制程。图案化对准标记的步骤中的对准标记为一光学 游标。图案化并蚀穿导电层的步骤是蚀刻移除部份的测试结构，用以形成 一顶部测试结构以及一底部测试结构。量测测试结构的步骤是分别量测顶 部测试结构以及底部测试结构的 一阻抗值。借由上述技术方案，本发明晶圆背面对准的重叠对准精度的判断方法及其晶圆至少具有下列优点及有益效果除了针对晶圓背面对准步骤提供一种有效率以及具有成本效益的方法 以及系统之外，此方法以及系统更可在不需额外的手续或特定设备的条件 下，导入现有半导体制程中的技术或设备。如在光微影制程部分，本发明 皆可以利用现有的微影步骤以及步进方法来完成。此外，本发明的方法以 及系统针对高阶制程控制以及宽松的制程裕度(wider process window)提供 MEMS装置以及其他立体装置即时的叠置准确性量测以及反应。综上所述,本发明具有上述诸多优点及实用价值，其不论在判断方法、产 品结构或功能上皆有较大改进，在技术上有显著的进步，并产生了好用及 实用的效果，且较现有技术具有增进的突出功效，从而更加适于实用，并 具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的 技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和 其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附 图，详细i兌明如下。


图1是绘示依据本发明实施例中，在一晶圓背面对准步骤中判断叠置 准确性方法的流程图。图2是绘示应用于图1方法中的一光学游标的俯视图。 图3是绘示应用于图1方法中的另一光学游标的俯视图。 图4是绘示应用于图1方法中的一电性测试结构的俯视图。 -图5是绘示依据图1方法所形成的一对准层的剖面图。图6是绘示依据图1方法中进行晶圆蚀穿步骤的剖面图。 图7是绘示应用于图1方法中的一光学对准系统的示意图。100方法110,步骤120步骤130步骤140步骤150步骤160步骤170步骤200光学游标210第一层图型212X轴向214:Y轴向220第二层图型300光学游标310线条组320线条组330线条组340线条组350十字图型400电性测试结构402.*体404塾体楊.垫体408塾体410中心主体420区域430'顶部测试结构440底部测试结构500:对准层510基材512正面514背面520薄氧化层530导电层540蚀刻中止层550蚀刻步骤600晶圓602背面604硬光罩606基材608正面610对准标记620光学对准步骤700.光学对准系统710 倍缩光罩720:投射透镜730:对准激光光源740:晶圆平台具体实施方式
以下配合文字叙述以及图面说明的实施范例是用以阐述本发明，然其 并非用以限定本发明的精神和范围。该领域所属技术领域人员也可在不脱 离本发明揭露内容的精神以及范围内完成等效的结构，或者作各种更动与 润饰。近似的元件叙述不可排除其等效范围间的元件。此外，各实施例说 明中重复出现的参考数字是为了方便解释说明内容，因此具有相同标号并 非限定应用于其他实施例上的特征元件。依照本揭露，提供一种在晶圆背面对准制程中，重叠对准精度的判断 方法及其系统。在一实施例中，主要是分成两段制程，分别为晶圓正面沉积制程以及晶圓背面蚀穿制程。请参阅图1所示，是绘示在背面对准制程 中判断重叠对准精度的方法100的流程图。方法100始于步骤110，是沉积 一薄氧化层于一晶圓的正面上，其中晶圆可为一半导体基材，如硅基材(其它适合的基材亦可被使用)。薄氧化层是可视为一埋层(buried layer),且可为 由物理气相沉积(Physical Vapor Deposition, PVD)或其他适合的制程所形成 的热氧化层或氧化薄层。薄氧化层的最佳厚度约为125埃。方法100中的步骤120是沉积一导电层于薄氧化层上，其中导电层是 为一掺杂多晶硅(dopedpolysilicon)或其他适合的导体材质，且是借由化学气 相沉积(Chemical Vapor Deposition, CVD)或其他适合的制程所形成。导电层 的最佳厚度约为3000埃，且可进行图案化形成测试结构(如一光学游标以及 一电性测试结构)。例如，可借由蚀刻导电层而形成光学游标以及电性测试 结构。光学游标以及电性测试结构可被使用于后续晶圓背面加工步骤中,用 来检验以及/或量测背面对准的重叠对准精度。光学游标以及电性测试结构 的排列结构在之后会有更详细的说明。方法100中的步骤130是沉积一蚀刻中止层于导电层上。蚀刻中止层 为一利用化学气相沉积或其他适合制程所形成的厚氧化层。蚀刻中止层可 为热氧化层或氧化薄层。蚀刻中止层是在后续的晶圓蚀穿步骤中当做一停 止层，详细说明于后。当大量制造半导体元件时，可在不需加入其他特殊化i(步骤110)、导电层(步骤120)以及蚀刻中止层(;骤130)/ "卄" 此外，在步骤140中是可选择性地沉积一保护层于蚀刻中止层上，其 中保护层是利用物理气相沉积或其他适合制程所形成的氧化薄层或纯化薄 层。保护层的最佳厚度约为30000埃，且是于后续晶圓背面加工步骤中用 以保护晶圓的正面。在晶圓移载(wafer transfer)或真空烘烤(vacuum bake)步 骤时，因为会翻转晶圓以便进行加工，所以保护层可保护经翻转朝下的晶 圓正面免于遭受刮擦。再者，为避免光阻的厚度不足，保护层可强化对准 标记(marks)以及正面上的结构。步骤110至步骤140是完成第一段晶圓正 面沉积的制程。方法100中的步骤150是翻转晶圆致使晶圓的背面朝上，借此进行晶 圓背面的加工。方法100中的步骤160是在晶圓的背面上进行晶圓蚀穿，以完成背面 对准的步骤。晶圓蚀穿步骤是先利用氧化蚀刻击穿晶圓背面上的硬光罩,之 后再利用硅深反应离子蚀刻(Deep Reactive Ion Etch, DRIE)进行晶圓体型蚀 穿制程(through wafer bulk etch process)。深反应离子蚀刻可对于硅层或氧化 层具有高度的选择性。在本实施例中，蚀刻率约为每分钟12pm,且晶圆基 材可被蚀刻的厚度约65(^m。基于氧化层厚度较厚的考量，残余的硅基材(薄氧化层)以及导电层是利用 一过蚀刻(over etching)步骤进行移除。方法100中的步骤170是借由形成于晶圓正面的光学游标以及利用一 具有光学对准系统的光学步进机进行背面对准的步骤。其中光学对准系统是利用一发光源以及光学仪器照亮倍缩光罩(用以图案化晶圆的背面)上的 标记，并使标记与晶圆正面上的光学游标对准。在背面对准步骤之后，配 合倍缩光罩上的图型进行光微影制程(photoHthography progress)以图案化晶 圓的背面，并依此图型从晶圓的背面蚀刻穿至晶圓的正面。同时，部分地 蚀刻移除形成于导电层上的电性测试结构，进而产生两分离的电性测试结 构。透过量测两分离的电性测试结构以判断倍缩光罩上图型的背面对准重 叠对准精度，其中倍缩光罩上图型是从晶圆背面上被转移至晶圓正面上。此 量测方法可导入光学对准系统中，使系统能调校晶圓的位置以进行下一次 的光微影制程。请参阅图2所示，其是绘示应用于图1方法100中的一光学游标200 的俯视图。光学游标200包含一具有方型网栅的第一层图型210,其中方型 网栅更包含X轴向212以及Y轴向214的位置线。光学游标200上的图型 是借由光微影制程以及蚀刻制程图案化于导电层上(图1中的步骤120)。在 背面对准中，第一层图型210上迭有一第二层图型220,第二层图型220是 在晶圓翻转以加工背面时，借由一倍缩光罩以及一光学对准系统所产生。倍 缩光罩是用以图案化晶圆的背面。X轴向212以及Y轴向214的位置线是 用于第一层图型210叠置第二层图型220时对准之用，并且提供位置数据(如 叠置位移数据)给光学对准系统。请参阅图3所示,其是绘示应用于图1方法100中的另一光学游标300 的俯视图(从晶圆背面翻转至晶圓正面)。光学游标300包含复数组平行线条 310、 320、 330以及340，排列结构形成一盒状外形。光学游标300更包含一 十字图型350,其是设于平行线条组310、 320、 330以及340的中心位置。光 学游标300是借由光微影制程以及蚀刻制程被图案化于导电层上(图1中的 步骤120)。在背面对准中，光学对准系统是利用一发光源(如一对准激光) 配合正面上的光学游标300对准倍缩光罩上的标记。光学游标300上的图 型是借由对准激光来保留，且在最后对准时计算位置数据。在光学对准完 成之后，倍缩光罩则运用在光罩背面上进行图案化以及加工。请参阅图4所示，其是绘示应用于图1方法100中的一电性测试结构 400的俯视图。电性测试结构400是借由光微影制程以及蚀刻制程被图案化 于导电层上(图1中的步骤120)。电性测试结构400包含一组顶部垫体402 与404以及一组底部垫体406与408，其是耦合于一中心主体410。在后续 晶圆背面加工步骤中，可利用蚀刻移除中心主体410的一区域420而形成 两分离的电性测试结构(一顶部测试结构430以及一底部测试结构440)。顶部垫体组402与404是用以量测顶部测试结构430的阻抗值，而底部垫体 组406与408是用以量测底部测试结构440的阻抗值。因此，用以图案化 晶圓背面的倍缩光罩，其上影像的背面对准的重叠对准精度可透过量测的 动作加以判断。此外，提供的位置数据(如重叠位移数据)可储存于光学对准 系统，用以供下一次的光微影制程使用。请参阅图5所示，其是绘示依据图1方法100中半导体基材510上所 形成的一对准层500的剖面图。半导体基材510包含一正面512以及一背 面514，且基材510的最佳厚度约为650jam。在基材510的正面512上，一 薄氧化层520沉积于基材510上当做一埋层，且最佳厚度约为125埃。薄 氧化层520上更沉积有一导电层530，其为掺杂多晶硅或其他适合的导体材 质，且最佳厚度约为3000埃。光学游标以及电性测试结构则是被图案化于 导电层530上。图案化后的导电层530上更沉积有一蚀刻中止层540,其是 可为氧化薄层或热氧化层。此外，更可选择性地在蚀刻中止层540上沉积 一保护层(图中未示)，用以在基材510翻转至背面514进行加工时保护正面 512。在基材510的背面514上，蚀刻中止层(图中未示)是沉积于背面上以形 成一背面硬光罩，用以在后续晶圓蚀穿步骤时保护基材避免蚀刻的损害，其 中背面硬光罩的最佳厚度约为5000埃。欲增加结构的厚度，背面硬光罩在 高光阻蚀刻率的情况下是有其必要的，且背面硬光罩是利用 一般氧化技术 沉积而形成。在后续针对背面514的图案化步骤以及加工步骤中，更利用 一蚀刻步骤550移除部份的基材510、薄氧化层520以及导电层530用以完 成图1所示判断背面对准叠置准确性的步骤。请参阅图6所示，其是绘示依据图1方法100中进行晶圓蚀穿步骤的 剖面图。在晶圓正面沉积的步骤(图1中的步骤IIO至步骤140)完成后，将 晶圆600翻转致始背面602得以朝上，并利用氧化蚀刻击穿背面硬光罩604 以完成晶圓蚀穿的步骤。再利用体型蚀穿制程从基材606上的背面602蚀 刻穿至正面608，用以曝露对准标记610(如光学游标)以4更进行后续的背面 光学对准步骤。在其中一实施例中，体型蚀穿制程是利用硅深反应离子蚀 刻(Deep Reactive Ion Etch, DRIE)完成，其中硅深反应离子蚀刻对于硅层或 氧化层具有高度的选择性。蚀刻率约为每分钟12|_im,且蚀刻移除掉基材 650pm的厚度。基于氧化层厚度较厚的考量，残余的基材(氧化埋层)以及导 电层是利用一过蚀刻(over etching)步骤进行移除。当晶圓蚀穿步骤完成之 后，配合正面上的对准标记610进行光学对准步骤620,借此图案化晶圆背 面602(第一层光微影制程)以进行后续的加工。请参阅图7所示，其是绘示应用于图1方法中的一光学对准系统700 的示意图。上述的揭露内容是利用此光学对准系统700来完成。光学对准系统700包含一倍缩光罩710、 一投射透镜720、 一对准激光光源730以及 一晶圓平台740。当图1中所示的正面以及背面加工步骤完成之后，倍缩光 罩710借由光学对准系统700与晶圓正面上所形成的光学游标进行对准的动作。本发明的各优点可借由上述的实施例来达到。除了针对晶圆背面对准 步骤提供一种有效率以及具有成本效益的方法以及系统之外，此方法以及 系统更可在不需额外的手续或特定设备的条件下，导入现有半导体制程中 的技术或设备。如在光微影制程部分，本揭露的实施例皆可以利用现有的 微影步骤以及步进方法来完成。此外，此方法以及系统针对高阶制程控制 以及宽松的制程裕度(wider process window)提供MEMS装置以及其他立体 装置即时的叠置准确性量测以及反应。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式 上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发 明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利 用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但 凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所 作的任何筒单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种晶圆背面对准的重叠对准精度的判断方法，其特征在于其包含以下步骤形成一埋层于一晶圆的正面；形成一导电层于该埋层上，且图案化该导电层以形成一第一测试结构以及一第二测试结构；形成一蚀刻中止层于该导电层上；由该晶圆的背面进行晶圆蚀穿以借由该第一测试结构完成一对准程序；以及借由该第二测试结构判断该对准程序的重叠对准精度。
2. 根据权利要求1所述的方法，其特征在于其中形成该导电层的步骤 中，该第一测试结构为一光学游标，且该第二测试结构为一电性测试结构。
3. 根据权利要求2所述的方法，其特征在于其中该由该晶圓的背面进行 晶圆蚀穿以借由该第一测试结构完成该对准程序的步骤包含利用该晶圓正面上的该光学游标由该晶圓的背面执行 一 光学对准程序。
4. 根据权利要求2所述的方法，其特征在于其更包含 在该对准程序后，透过光微影制程图案化该晶圆的背面；以及 蚀刻图案化后的该晶圆背面。
5. 根据权利要求4所述的方法，其特征在于其中该蚀刻图案化后的该晶 圆背面步骤包含蚀刻部份该电性测试结构,以形成一顶部电性测试结构以及一底部电性 测试结构。
6. 根据权利要求5所述的方法，其特征在于其中该借由该第二测试结构 判断该对准程序的重叠对准精度步骤包含量测该顶部电性测试结构以及该底部电性测试结构的阻抗值。
7. 根据权利要求1所述的方法，其特征在于其中该形成该埋层的步骤包含配置该埋层形成一薄氧化层，其厚度约为125埃。
8. 根据权利要求1所述的方法，其特征在于其中该形成该导电层的步骤 包含配置该导电层形成一掺杂多晶硅，其厚度约为3000埃。
9. 根据权利要求1所述的方法，其特征在于其更包含在该蚀刻中止层上形成一保护层，用以在该晶圆背面加工时保护该晶 圓的正面，其中该保护层的厚度约为30000埃。
10. —种用于背面对准的晶圓，其特征在于其包含一基材，包含一正面以及一背面；一硬光罩，形成于该基材的该背面上；以及一对准层，形成于该基材的该正面上，其中该对准层包含一薄氧化层，形成于该基材该正面上；一导电层，形成于该薄氧化层上；一厚氧化层，形成于该导电层上；以及一第一测试结构以及一第二测试结构，两者是以图案化形成于该导电 层上，其中该第一测试结构是用于一背面对准程序，且该第二测试结构是 用于判断该背面对准程序的重叠对准精度。
11. 根据权利要求IO所述的晶圓，其特征在于其中该薄氧化层的厚度约 为125埃，该导电层包含一厚度约为3000埃的掺杂多晶硅，该对准层更包 含一形成于该厚氧化层上且厚度约为30000埃的保护层。
12. 根据权利要求11所述的晶圓，其特征在于其中该第二测试结构为一 电性测试结构，该电性测试结构包含一组顶部垫体； 一组底部垫体；以及一中心主体，耦合于该组顶部垫体以及该组底部垫体；其中在从该基材背面至正面对该导电层后续蚀刻的制程中，该中心主体是分成一顶部以及一底部，该顶部是耦合于该组顶部垫体，且该底部是耦合于该组底部垫体。
13. —种用于背面对准程序中重叠对准精度的判断方法，其特征在于其 包含形成一薄氧化层于一半导体晶圓的一正面上； 形成一导电层于该薄氧化层上； 图案化一对准标记以及一测试结构于该导电层中； 形成一厚氧化层于该图案化的导电层上； 翻转该半导体晶圓使该半导体晶圓的 一 背面朝上； 借由该对准标记由该半导体晶圆的该背面蚀刻穿至该正面，以执行一 背面对准程序；在该背面对准程序后图案化并蚀刻穿该导电层；以及 量测该测试结构用以判断该背面对准程序的重叠对准精度。
14. 根据权利要求i3所述的方法，其特征在于其中该蚀穿该半导体晶圆 的步骤是利用一深反应离子蚀刻制程来完成，且该图案化该对准标记步骤 中的该对准标记为一光学游标。
15. 根据权利要求13所述的方法，其特征在于其中该图案化并蚀穿该导电层的步骤是蚀刻移除部份的该测试结构，以形成一顶部测试结构以及一 底部测试结构，且该量测该测试结构的步骤是分别量测该顶部测试结构以 及该底部测试结构的 一 阻抗值。
全文摘要
本发明是有关于一种晶圆背面对准的重叠对准精度的判断方法及其晶圆，其中该晶圆背面对准中重叠对准精度的判断方法，包含于晶圆正面上形成一埋层；在埋层上形成一导电层并在导电层上图案化出一第一测试结构以及一第二测试结构；在导电层上形成一蚀刻中止层；借由第一测试结构由晶圆背面进行蚀穿以完成对准程序；以及利用第二测试结构判断对准程序的重叠对准精度。其中第一测试结构为一光学游标，而第二测试结构为一电性测试结构。本发明也包括一种用于背面对准的晶圆和一种用于背面对准程序中重叠对准精度的判断方法。
文档编号B81C1/00GK101279710SQ20071014798
公开日2008年10月8日 申请日期2007年8月30日 优先权日2007年4月6日
发明者刘胜杰, 吴子扬, 周学良, 朱孝硕, 李雅雯, 高嘉宏 申请人:台湾积体电路制造股份有限公司