专利名称：一种准单跳变测试集的低功耗内建自测试产生器的制作方法
技术领域：
本发明涉及大规模集成电路的技术领域，特别是涉及准单跳变测试集的低功耗内建自测试产生器。
背景技术：
降低芯片的功耗已成为集成电路产业一个不可回避的问题。在对芯片进行低功耗设计的同时，为了保证投放市场的芯片的质量，对芯片测试的要求也日益提高。由于芯片在测试模式下的功耗较之正常工作模式时高出1倍左右，因此，低功耗的测试策略在近年得到了广泛的重视。
内建自测试领域的低功耗设计方法从降低功耗的着手点分主要有两类针对待测电路和针对测试向量。前者将待测电路划分成若干结构化的子电路，各子电路串行测试。这种方法以较小的面积开销获得平均功耗和峰值功耗的降低，并能确保不损失故障覆盖率；不足之处是需要修改电路设计。后者又可分为过滤无用测试向量和降低测试向量集的跳变率(即测试向量的各位发生翻转的频率)两种，因为伪随机测试集中有很大一部分不能检测任何故障或重复检测已测出的故障，过滤掉这些向量必将节省功耗且不损失故障覆盖率，但这类方法带来的面积开销较大；降低测试向量集的跳变率需要对测试产生器进行改造，该途径降低功耗的原因参见下文，目前已出现的方法有改造LFSR的时钟树和DS-LFSR等等，它们都能降低平均测试功耗，但有时会造成故障覆盖率下降。
在对已出现的同类方法的研究发现，经过改造的测试向量集依然存在较大的跳变率，它们并没有被最大限度的优化。显然，相邻向量间只有1位不同的单跳变测试集具有最小的跳变率，但这样的测试集势必导致故障覆盖率降低，如果能够使测试集在不失随机性的前提下尽可能接近单跳变，应该可以收到比较理想的效果。
发明内容
本发明是对原始测试产生器——线性反馈移位寄存器(以下简称LFSR)加以改造，得到准单输入跳变的测试集，大幅降低了整个待测电路在被测试期间的加权跳变数，从而节省了平均测试功能。
本发明设计的低功耗测试产生器(如附图1)由LFSR和控制逻辑(详见下文)构成，控制逻辑一方面LFSR的时钟进行门控，使它的有效时钟频率降为原来的1/2n(n为LFSR位数)，从而降低了LFSR的活动性；一方面将LFSR输出的每个向量都按逐位翻转的方法扩展为2n个，从而实现了测试集的单输入跳变。
本发明的目的在于提供一种准单跳变测试集的低功耗内建自测试产生器。
首先介绍本发明的理论依据，再说明它的实际工作情况。
CMOS电路的功耗可以分为静态功耗和动态功耗两种。静态功耗主要来源于持续的漏电流，在目前的工艺条件下，这种功耗对电路的总功耗影响很小；动态功耗是影响电路功耗的主要因素，它来自于电路节点发生0→1或1→0跳变(switch)时的短路电流和负载电容的充、放电。对于两个相邻的输入向量对(V1，V2)，可以用以下公式计算出电路功耗PP=(12·1TcycVdd2Cunit)×Σj=1ζ{Trans(j)×fanout(j)}=K×P0···(1)]]>式中Tcyc是电路的时钟周期，Vdd是电路的供电电压，Cunit为电路逻辑门的单位扇出负载，ζ是电路中逻辑门总数，j为电路中的一个逻辑门，favnout(j)为门j的扇出数，Trans(j)在向量对(V1，V2)下产生的跳变数。式1计算电路功耗的单位为瓦特，如果制造工艺一定，则K为常数，电路在V1/V2输入下的功耗正比于P0，我们称之为加权跳变数，可以用`来衡量功耗的大小。
P0=Σj=1ζ{Trans(j)×fanout(j)}···(2)]]>在电路结构一定的情况下，P0中唯一可变的因子是Trans(j)。本发明上是抓住这一点，通过尽可能降低待测电路输入端的跳变来降低整个电路的加权跳变数。
本发明的n位LFSR能产生2n-1个测试码，本发明电路基于n位LFSR经变异后能产生只有一位变化的测试。这样，既保证故障覆盖率、又将测试功耗降至最低。
下面结合附图进一步说明本发明。
图1是本发明的低功耗测试产生器电路示意图；图2是本发明的低功耗测试产生器的5位CSR产生的一个周期序列图；图3是本发明的低功耗测试产生器在5位LFSR初值为10011时所产上的测试序列图。
图1中标号的含义如下1二输入与门2n位线性反馈移位寄存器(LFSR)3非门4n位环型移位寄存器(以下简称CSR)5二输入或非门6n个二输入异或门具体实施方式
图1中，时钟信息TCK输入到二端输入与门(1)和n位环型移位寄存器CSR(4)。CSR(4)的第n位的值经过非门(3)取反后移位器到第1位；第1位和第n位的值同时输出到二端输入或非门(5)。或非门(5)的输出与时钟TCK一同输出到二端输入与门(1)，与门(1)的输出才是n位线性反馈移位寄存器LFSR(2)真正的控制时钟信号。n位线性反馈移位寄存器LFSR(2)和n位环型移位寄存器CSR(4)的n位输出按位对应，都输出到n个二端输入异或门(6)，异或后该n个二端输入异或门(6)的输出就是本发明低功耗测试产生器的输出信号。
其中，n位线性反馈移位寄存器LFSR(2)和n位环型移位寄存器CSR(4)用于提供未经改造的测试集信号；非门(3)使CSR(4)得以产生单跳变的周期为2n的序列；或非门(5)和与门(1)用于对LFSR(2)的时钟TCK进行门控制，其中或非门(5)连接CSR(4)首部和尾部两位的输出并产生控制信号控制信号控制时钟TCK能否通过与门(1)输出到LFSR(2)；n个异或门对LFSR(2)和CSR(4)的值进行异或，并输出准单跳变测试集信号。
工作时LFSR初始化为测试集种子，CSR初始化为全0。
附图2示例了n＝5时CSR一个周期的输出情况。
附图3示例了当LFSR初始值为10011、CSR初始值为全0时，测试产生器出的前10个测试向量。
现以图2图3为例说明本低功耗测试产生器的工作过程。由图2中CSR第1位和第5位的值可知，只有在CSR为全0状态时，或非门输出才会为1，TCK才能经与门送往LFSR，也即只有当CSR经历一个周期(2n个TCK节拍)回到全0状态时，LFSR才能产生下一个值，在此周期内，LFSR的输出值保持不变。这个不变的值(10011)与CSR每拍产生的值(见图2)进行异或，就产生出相邻向量间只有1位不同的测试序列(见图3)。图3中Vla的后继将是LFSR生成的下一拍向量。不难想见，仅在LFSR产生下一拍向量时，这个向量与其前驱之间不能保证单跳变，因此称我们的设计为“准单输入跳变”的。
这种低功耗测试产生器在ISCAS’85和ISCAS’89(组合部分)部分电路上的实验表明，以同长度、同种子的LFSR产生的伪随机测试向量集带米的测试功耗为参照，该方法降低平均功耗的幅度在54.4％～98.0％之间，且大多数情况都是集中在90％左右，其效果明显优于DS一LFSR，且能够得到和同长度、同种子的伪随机测试向量集相当的故障覆盖率。
本发明可应用于随机数字逻辑电路的内建自测试，它节省测试功耗的效果十分明显，又兼结构简单，不必对待测电路做复杂的分析，经过故障仿真后可以找到获得理想故障覆盖率的测试种子，所以该发明有良好的应用前景。
权利要求
1.一种准单跳变测试集的低功耗内建自测试产生器，包括n位线性反馈移位寄存器LFSR(2)和n位环型移位寄存器CSR(4)用于提供未经改造的测试集信号；非门(3)用于使CSR(4)得以产生单跳变的周期为2n的序列；或非门(5)和与门(1)用于对LFSR(2)的时钟进行门控制；n个异或门(6)用于对LFSR(2)和CSR(4)的值进行异或，并输出准单跳变测试集信号。
2.根据权利要求1所述的准单跳变测试集的低功耗内建自测试产生器，其特征在于，与门(1)、或非门(5)、异或门(6)都是二端输入。
3.根据权利要求1或2所述的准单跳变测试集的低功耗内建自测试产生器，其特征在于，与门(1)接收时钟信号TCK和或非门(5)的输出信号，经与逻辑后输出到LFSR(2)。
4.根据权利要求1或2所述的的准单跳变测试集的低功耗内建自测试产生器，其特征在于，或非门(5)连接CSR(4)的首部和尾部两位的输出并产生控制信号控制时钟TCK能否通过与门(1)的输出送到LFSR(2)。
5.根据权利要求1所述的的准单跳变测试集的低功耗内建自测试产生器，其特征在于，与门(1)的输出是LFSR(2)真正的控制时钟信号；n个二端输入异或门(6)的输出是低功耗测试产生器的输出信号。
6.一种准单跳变测试集的低功耗内建自测试产生器，包括与门(1)和n位环型移位寄存器CSR(4)接收时钟信号TCK；CSR(4)的第n位的值经过非门(3)取反后移位到第1位；第1位和第n位的值同时输出到或非门(5)；或非门(5)的输出与时钟TCK一同输出到与门(1)；n位线性反馈移位寄存器LFSR(2)和n位环型寄存器CSR(4)的n位输出按位对应，都输出到n个异或门(6)，异或后输出低功耗测试信号。
7.根据权利要求6所述的的准单跳变测试集的低功耗内建自测试产生器，其特征在于，与门(1)、或非门(5)、异或门(6)都是二端输入。
8.根据权利要求6或7所述的准单跳变测试集的低功耗内建自测试产生器，其特征在于，与门(1)接收时钟信号TCK和非门(5)的输出信号；经与逻辑后，输出到LFSR(2)，与门(1)和输出是LFSR(2)真正的控制时钟信号。
9.根据权利要求6或7所述的准单跳变测试集的低功耗内建自测试产生器，其特征在于，或非门(5)连接CSR(4)的首部和尾部两位的输出，并产生控制信号控制时钟TCK能否通过与门(1)的输出送到LFSR(2)。
10.根据权利要求6或7所述的准单跳变测试集的低功耗内建自测试产生器，其特征在于，n个二端输入异或门(6)的输出是低功耗测试产生器和输出信号。
全文摘要
本发明涉及大规模集成电路中的准单跳变测试集的低功耗内建自测试产生器。由n位线性反馈移位寄存器LFSR、n位环型移位寄存器CSR、非门、或非门、n个异或门组成。使有效时钟频率降为原来的1/2n(n为LFSR的位数)。本发明可用于随机数字逻辑电路的内建自测试，节省测试功耗效果明显，又结构简单。经故障仿真后可找到获得理想故障覆盖的内测试件初态。
文档编号G01R31/28GK1534753SQ0312139
公开日2004年10月6日 申请日期2003年3月27日 优先权日2003年3月27日
发明者何蓉晖, 李晓维 申请人:中国科学院计算技术研究所