专利名称：总线式测试节点链系统的制作方法
技术领域：
本发明属于超大规模集成电路设计、测试技术领域，涉及一种用于测试的串行电路，具体涉及一种总线式测试节点链系统。
背景技术：
在集成电路芯片的设计过程中，工程师通常会根据需要在关键的节点附近留下测试金属点(Test-pad)，这些测试金属点在芯片制造过程时，可以使其裸露在晶圆表面。在芯片测试过程时，测试工程师可以使用测试探针，直接探测这些测试金属点来观察芯片内部关键节点的信号状态，以便对芯片静态和动态行为进行观测和调试，提高调试效率和准确性，缩短调试周期和产品的整体开发周期。通常情况下，实现这种可测试设计的原理图如图1所示。Si，S2，S3. . . Sn是待测节点，TP是测试金属点，中间有一个驱动器。驱动器的主要功能是隔离测试金属点和待测节点，同时也提供一定的驱动能力，以便观察信号。随着电路设计越来越复杂，需要观察的节点(待测节点)也越来越多。就出现了以下问题(1)在设计阶段实现这种可测性也越来越复杂。一方面需要考虑每一个测试金属点的大小以使得测试探针能够插入，这个消耗设计时间，也消耗芯片的布线资源；另一方面需要考虑每一个测试金属点在芯片上的位置以使得测试探针方便插入，如果布局不够合理 (比如两个测试金属点距离太近)，测试探针有可能无法插入或者很难操作。(2)在测试阶段也越来越麻烦。为了观察不同的信号，经常需要使用高倍显微镜在各个测试引脚之间切换测试探针，这种切换测试探针的过程难度很高，也大量消耗测试时间。
发明内容
本发明提供一种总线式测试节点链系统，以解决背景技术中介绍的实现这种可测试时在设计和测试中现存的复杂问题。本发明的技术方案如下总线式测试节点链系统，针对N个待测节点，该总线式测试节点链系统包括分别连接至N个待测节点的N个测试信号驱动器和用以选通所述N个测试信号驱动器的测试移位控制器；所述测试信号驱动器包括寄存器和三态缓冲器，所述测试移位控制器的输出端通过串行时钟信号线和串行移位数据线依次串接各个测试信号驱动器的寄存器，所述三态缓冲器具有信号输入端、数据选通端、信号输出端，其中，信号输入端接至该测试信号驱动器相应的待测节点，数据选通端与相应的寄存器的串行移位数据输出端连接；N个三态缓冲器的信号输出端均接至测试信号总线，所述测试信号总线的末端设置最终测试金属点， 作为测试探针的插入口(这样就可以将芯片中所有的待测节点选通到一个测试信号总线上，然后驱动到一个最终的测试金属点上)。
上述总线式测试节点链系统的每一个测试信号驱动器内的时钟信号线上均设置时钟信号驱动器。通常情况下，这是一个比较小的信号驱动器。在上述测试信号总线的最末端还设置有信号驱动器。通常情况下，是一个比较大的信号驱动器。上述最终测试金属点由芯片最顶层金属构成；在制造测试晶圆时使用最顶层金属和次顶层金属过孔的掩膜版定位测试金属点的位置，并在芯片钝化层上开测试孔，以便测试探针插入。本发明具有以下优点1.通过把许多分散的测试节点信号串接成链，可共用一个大尺寸的测试接口(最终测试金属点)，减少了片上测试金属点的数量，从而节省了顶层金属布线通道。2.由于最终测试金属点尺寸加大，降低了在芯片测试调试时探针对针的难度，增加接触的可靠性，提高测试信号质量。3.通过移位控制器可以方便的切换多个信号用以观测待测节点信号，减少了频繁的对针工作，提高了调试效率，进而缩短了产品调试开发周期。
图1为目前芯片中测试金属点与待测节点的示意图。图2为本发明结构原理示意图。图3为本发明中一个测试信号驱动器的结构原理图。图4为对于使用测试引脚完成可测试设计时的移位控制器的工作原理图。图5是对于使用测试引脚完成可测试设计时的移位控制器的工作时序图。图6是对于使用测试命令完成可测试设计时的移位控制器的工作原理图。
具体实施例方式整个测试系统由测试移位控制器(TP_SHIFT_MASTER)，测试信号驱动器(TP_ DRIVER)，最终测试金属点(HUGE_TP)，测试信号总线(Huge test-pad signal)构成。其中测试信号驱动器的原理图如图3所示。测试信号驱动器由一个寄存器(DFF)、一个三态缓冲器(TRI_BUF)、一个一般缓冲器(BUF)门组成。其基本工作原理为在寄存器配置完成时，如果寄存器锁存的值为0，三态缓冲器输出高组态到测试信号线(tp_do = 1’ bz)。如果寄存器锁存的值为1，三态缓冲器输出来自测试节点的信号到测试金属点信号线(tp_do = tp_di)。在寄存器配置过程中，测试信号驱动器输出本寄存器的内容到下一级的测试信号驱动器。一般缓冲器用来驱动串行时钟。测试移位控制器根据芯片可测试设计的不同而不同。一般情况下，芯片的可测试设计提供两种方法来完成可测试设计一种是提供测试引脚完成可测试设计，另一种是提供测试命令来完成可测试设计。对于提供测试数据引脚和测试时钟引脚的芯片，测试移位控制器将芯片外面的测试数据引脚连接到移位数据引脚(Sft_data)，同时将芯片外面的测试时钟引脚连接到移位时钟引脚(sft_clk)。在测试过程中，工程师将一连串的配置数据串行送入测试节点链中各个测试信号驱动器的寄存器中，配置数据的个数等于芯片中待测节点的个数，也等于测试信号驱动器的个数。这一串配置数据中只能有一个为1，标志对应的需要测试的信号传输到测试信号总线上，以便在最终测试金属点上可以观察出来。这种情况下，测试移位控制器只需要完成简单的接收功能，所以提供两个接收器就可以，如图4所示。其时序图如图5所示以n = 6例，如果欲测试的是s3的数据，则TP_SHIFT_ MASTER应配置的数据为sft_dat<6:l> = 000100。在完成串行设置结束(T6)之后，只有S3 是1，则只有sft_data_3的输出值是tp_di_3，其他的都是高阻。虽然在串行配置的过程中会打开其他的三态门(如本例中的在T4周期和T5周期就分别输出tp_di_l和tp_di_2)， 但是测试工程师是在配置完成以后才开始采集数据(tp_di_3)，在配置过程中的最终测试金属点上信号的变化并不会有影响。图5中的虚线表示串行设置结束(T6时刻)，此时tp_di_3的值通过测试总先后输出在最终测试金属点上，并最终传输给HUGE TP实际测试的S3值。图中的时钟信号为系统采样时钟。对于提供测试命令来完成可测试设计的芯片，测试移位控制器对测试命令进行译码，选通待测节点所在的测试节点链，收集配置该测试节点链所需要的配置数据，并将这些数据串行移位到测试信号驱动器的寄存器中，完成整个测试节点链系统的配置。这一串配置数据中也只能有一个为1，标志对应的需要测试的信号传输到测试金属点信号总线中，在最终测试金属点上可以观察出来。如图6所示。实际上，图6还体现了对多条测试节点链的选通，共涉及m条测试金属点链，这样扩展了测试节点链系统的测试规模。本发明支持两种配置数据的配置方式一种是简单地在串行配置数据的最后一位设置为“1”，如“0001”，每经过一个时钟周期，该串行配置数据向下一级移动一位，通过控制时钟周期的个数来确定“ 1”所在的测试信号驱动器，从而选定与该测试信号驱动器对应的待测节点。另一种是预先配置好串行配置数据，串行配置数据与N个待测节点一一对应，串行配置数据中仅有一位为“1”，即对应于目标待测节点；在N个时钟周期后，查看最终测试金属点，即得到目标待测节点的信号。
权利要求
1.总线式测试节点链系统，针对N个待测节点，其特征在于该总线式测试节点链系统包括分别连接至N个待测节点的N个测试信号驱动器和用以选通所述N个测试信号驱动器的测试移位控制器；所述测试信号驱动器包括寄存器和三态缓冲器，所述测试移位控制器的输出端通过串行时钟信号线和串行移位数据线依次串接各个测试信号驱动器的寄存器，所述三态缓冲器具有信号输入端、数据选通端、信号输出端，其中，信号输入端接至该测试信号驱动器相应的待测节点，数据选通端与相应的寄存器的串行移位数据输出端连接；N 个三态缓冲器的信号输出端均接至测试信号总线，所述测试信号总线的末端设置最终测试 ^riM ； ο
2.根据权利要求1所述的总线式测试节点链系统，其特征在于每一个测试信号驱动器内的时钟信号线上均设置时钟信号驱动器。
3.根据权利要求1所述的总线式测试节点链系统，其特征在于在所述测试信号总线的最末端还设置有信号驱动器。
4.根据权利要求1所述的总线式测试节点链系统，其特征在于所述最终测试金属点由芯片最顶层金属构成；在制造测试晶圆时使用最顶层金属和次顶层金属过孔的掩膜版定位测试金属点的位置，并在芯片钝化层上开测试孔，以便测试探针插入。
全文摘要
本发明提供一种总线式测试节点链系统，该总线式测试节点链系统包括分别连接至N个待测节点的N个测试信号驱动器和用以选通所述N个测试信号驱动器的测试移位控制器；所述测试信号驱动器包括寄存器和三态缓冲器，所述三态缓冲器具有信号输入端、数据选通端、信号输出端，其中，信号输入端接至该金属点驱动器相应的待测节点，数据选通端与相应的寄存器的串行移位数据输出端连接；N个三态缓冲器的信号输出端均接至同一测试信号总线上，所述测试信号总线的末端设置最终测试金属点。本发明通过把许多分散的测试节点信号串接成链，共用一个大尺寸的测试金属点，减少了片上测试金属点的数量，从而节省了顶层金属布线的通道。
文档编号G01R31/3185GK102313871SQ20111026833
公开日2012年1月11日 申请日期2011年9月9日 优先权日2011年9月9日
发明者冯晓茹, 江喜平 申请人:山东华芯半导体有限公司