一种全数字化峰值到达时刻鉴别方法
【专利摘要】本发明涉及一种全数字化峰值到达时刻鉴别方法，包括以下步骤：利用与待测信号数目相等的高速比较器，通过与某一预设阈值信号进行比较，当信号大于预设阈值时，输出为"1"，反之输出"0"，将待测信号转变为数字脉冲信号；所述待测信号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号；以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻；根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻。该方法硬件电路简单，易于实现，同时易于进行多通道的扩展，同时相对于现有恒比定时、峰值检测等技术，硬件电路大幅简化，而鉴时精度类似，在多通道信号处理领域具备更强的实用性和可行性。
【专利说明】-种全数字化峰值到达时刻鉴别方法
【技术领域】
[0001] 本发明设及脉冲信号的到达时刻鉴别领域，具体设及一种全数字化峰值到达时刻 鉴别方法。
【背景技术】
[0002] 在激光测距、高能物理等领域，高分辨率的测距、粒子区分等应用均需要对脉冲信 号的到达时间进行精确的测量。目前常见到达时刻判别方法有边沿检测、峰值检测、恒比定 时检测等。边沿检测方法实现简便、成本低，但受信号回波强度影响较大，随着信号幅度的 变化，到达时刻将在较大的范围内游走，其变化范围与脉冲信号上升沿宽度近似成正比。峰 值检测通过高速采样获取高分辨率信号波形，通过后续处理确定峰值位置，需要高速的硬 件采样电路，成本高、功耗高。恒比定时检测通过检测信号幅度达到峰值幅度的比例来确定 到达时间，可W大幅度降低由于回波信号强度变化引起的随机游走，但其电路实现复杂，需 要延迟、比例采样等硬件电路。由于硬件电路的复杂度上升，使得多通道信号处理的成本大 幅提升，系统体积、功耗等因素也难W控制在合理范围内，不适合于目前日益提高的多通道 并行信号处理环境。
【发明内容】
[0003] 为解决现有技术探测精度不足或者电路结构复杂不易扩展等问题，本发明提供了 一种全数字化峰值到达时刻鉴别方法。
[0004] 为了解决上述技术问题，本发明的技术方案具体如下：
[0005] 一种全数字化峰值到达时刻鉴别方法，包括W下步骤：
[0006] 利用与待测信号数目相等的高速比较器，通过与某一预设阔值信号进行比较，当 信号大于预设阔值时，输出为"1"，反之输出"0"，将待测信号转变为数字脉冲信号；所述待 测信号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号；
[0007] W FPGA巧片测量经过数字脉冲信号的上升沿时刻与下降沿时刻；
[000引根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻。
[0009] 在上述技术方案中，所述FPGA巧片具有高于待测信号数目的输入接口。
[0010] 在上述技术方案中，采用基于抽头延迟线的脉冲信号上升沿时刻测量和下降沿时 刻测量。
[0011] 在上述技术方案中，所述FPGA巧片可W重新编程扩展待测信号数目。
[0012] 在上述技术方案中，计算待测信号的峰值到达时刻后，通过数字协议与后续处理 单元通讯，输出高分辨率、低游走值的脉冲峰值到达时刻值。
[0013] 在上述技术方案中，W FPGA巧片测量经过数字脉冲信号的上升沿时刻与下降沿 时刻的具体步骤包括：
[0014] 对于每个数字脉冲信号，信号幅度由小于阔值到大于阔值，获得信号上升沿时刻； 信号幅度由大于阔值到小于阔值时，获得信号下降沿时刻。
[0015] 在上述技术方案中，获得上升沿时刻与下降沿时刻后，根据下式计算峰值到达时 刻； r]t, +t
[0016] 二 i + w '
[0017] 其中，t+为上升沿时刻，t _为下降沿时刻，n为下降前对上升沿的比例系数，t peak 为峰值到达时刻。
[001引本发明具有W下的有益效果：
[0019] 本技术方案硬件电路结构简单，采用全数字化处理，有利于测量通道的扩展，同时 可W大幅降低由于信号幅度变化引起的信号到达时刻随机游走，在多通道高精度信号计时 等领域有较大的应用潜力。
【专利附图】
【附图说明】
[0020] 图1为全数字化峰值到达时刻鉴别硬件系统组成示意图。
[0021] 图2为全数字化峰值到达时刻测量原理示意图。
[0022] 图3为抽头延迟线计时与边沿检测原理示意图。
[002引 图4为FPGA计时与边沿检测系统结构示意图。
[0024] 图5为多通道全数字化峰值到达时刻鉴别系统结构示意图。
【具体实施方式】
[0025] 本发明的发明思想为：
[0026] 采用全数字化技术，通过测量信号的上升沿到达时刻和下降沿到达时刻，并依据 脉冲信号自身的对称性特点，计算峰值到达时刻，实现对具有一定对称性的脉冲信号的峰 值到达时刻准确鉴别，可用于激光或雷达信号测距、高能物理粒子到达时刻探测等领域，克 服由于信号强度引起的到达时刻随机游走，实现对脉冲信号到达时刻的高精度探测
[0027] 本发明针对上升沿和下降沿具有一定对称性的信号，利用高速比较器和FPGA实 现一种具有可扩展性的单路或者多路脉冲信号峰值到达时刻鉴别系统，包括；
[002引与待测信号通道数相对应的高速比较器，用于将待测模拟脉冲信号转变为数字脉 冲信号；
[0029] 具备与待测信号通道数相对应数目输入的FPGA处理巧片，该巧片包括：
[0030] 与待测信号通道数相对应的高分辨率时间数字转换器，用于记录数字脉冲信号电 平发生改变的时刻和信号转变方向，确定信号的上升沿时刻和下降沿时刻；
[0031] 峰值时刻鉴别方法，结合上升沿时刻和下降沿时刻，计算信号的峰值到达时刻；
[0032] 数据通讯模块，用于将所测得的峰值到达通过一定的协议与后续处理系统进行通 讯。
[0033] 下面结合附图对本发明做W详细说明。
[0034] 单路信号测量系统的硬件组成如图1所示。
[003引待测信号为电压或电流信号，信号的电压/电流随时间变化，可表示为V = Af(t) 或者I =Af(t)其中A为峰值幅度，f(t)为归一化的波形。待测信号相对于峰值时刻具有 一定的对称性，取峰值时刻为tp,ak，应有：
[0036]
【权利要求】
1. 一种全数字化峰值到达时刻鉴别方法，其特征在于，包括以下步骤： 利用与待测信号数目相等的高速比较器，通过与某一预设阈值信号进行比较，当信号 大于预设阈值时，输出为"1"，反之输出"〇"，将待测信号转变为数字脉冲信号；所述待测信 号为一路或者多路具有一定对称性的具有上升沿和下降沿的模拟脉冲信号； 以FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻； 根据上升沿时刻和下降沿时刻，计算待测信号的峰值到达时刻。
2. 根据权利要求1所述的全数字化峰值到达时刻鉴别方法，其特征在于，所述FPGA芯 片具有高于待测信号数目的输入接口。
3. 根据权利要求1所述的全数字化峰值到达时刻鉴别方法，其特征在于，采用基于抽 头延迟线的脉冲信号上升沿时刻测量和下降沿时刻测量。
4. 根据权利要求1所述的全数字化峰值到达时刻鉴别方法，其特征在于，所述FPGA芯 片可以重新编程扩展待测信号数目。
5. 根据权利要求1所述的全数字化峰值到达时刻鉴别方法，其特征在于，计算待测信 号的峰值到达时刻后，通过数字协议与后续处理单元通讯，输出高分辨率、低游走值的脉冲 峰值到达时刻值。
6. 根据权利要求1-5中任一所述的全数字化峰值到达时刻鉴别方法，其特征在于，以 FPGA芯片测量经过数字脉冲信号的上升沿时刻与下降沿时刻的具体步骤包括： 对于每个数字脉冲信号，信号幅度由小于阈值到大于阈值，获得信号上升沿时刻；信号 幅度由大于阈值到小于阈值时，获得信号下降沿时刻。
7. 根据权利要求6所述的全数字化峰值到达时刻鉴别方法，其特征在于，获得上升沿 时刻与下降沿时刻后，根据下式计算峰值到达时刻：
其中，t+为上升沿时刻，tj%下降沿时刻，n为下降前对上升沿的比例系数，tpeak为峰 值到达时刻。
【文档编号】G01R19/25GK104502684SQ201410797026
【公开日】2015年4月8日 申请日期:2014年12月19日 优先权日:2014年12月19日
【发明者】王飞, 王挺峰, 郭劲 申请人:中国科学院长春光学精密机械与物理研究所