用于雷达检测系统的数据录取装置制造方法
【专利摘要】针对现有与雷达配合使用的自动录取检测装置只接收模拟数据的不足，本实用新型提供一种用于雷达检测系统的数据录取装置，包括PFGA芯片、时序产生模块、模数转换电路和输出信号驱动模块。此外：还设有数字信号转换电路和信号选择电路。其中，时序产生模块、数字信号转换电路和输出信号驱动模块直接与PFGA芯片相连接。模数转换电路经信号选择电路与PFGA芯片相连接。通过信号选择电路硬件选择模数转换电路或数字信号转换电路的信号进入PFGA芯片。有益的技术效果：本产品能够接收模拟或数字信号并通过跳线直接选择具体采用的信号，提高设备的适用性的同时，确保结构的简洁、可靠，对装置的维护更加方便。
【专利说明】用于雷达检测系统的数据录取装置
【技术领域】
[0001]本实用新型属于雷达数据录取的【技术领域】，尤其涉及一种用于雷达检测系统的数据录取装置。
【背景技术】
[0002]随着雷达技术的发展，两坐标、三坐标等数据格式的雷达越来越多，雷达采集的数据由早期的两坐标数据逐步发展成三坐标数据，乃至包含更多信息资料在内的庞大数据体。
[0003]而与雷达配合使用的自动录取检测装置的发展远滞后于雷达设备的发展，其具体表现为:传统的自动录取检测装置由于受电子元器件及计算机发展的限制，设备量大，组装搬运困难，可靠性低，宽带低，可靠性差，且维护难——最为突出的问题是，传统的自动录取检测装置仅能对接收到的模拟目标数据的检测，不但其所能检测到的目标数据率低，而且对不同制式的雷达接口无法兼容，适应性差。
[0004]目前，也有厂家提供采用数字目标数据的数据录取装置以克服上述问题的方案。但现在正在使用的雷达中还有一部分是模拟接口的，如因为数据录取装置的升级而淘汰还能使用的模拟信号雷达，势必造成一定程度的浪费。
[0005]此外，若只是简单地将模拟雷达接口、数字雷达接口配置在雷达数据录取装置上，用雷达数据录取装置自带的FPGA芯片直接进行识别和选取信号的话，会增大配套程序的复杂度，对雷达信号实时录取的速率存在一定的影响。
[0006]综上所述，现有的自动录取检测装置均很难满足当前雷达发展的需求。市场上急需一款能够满足针对大数据量、高带宽、高可靠性，兼容模拟和数字信号的雷达目标数据自动录取检测装置。
实用新型内容
[0007]针对现有与雷达配合使用的自动录取检测装置只接收模拟数据的不足，本实用新型提供一种用于雷达检测系统的数据录取装置，能够兼容数字信号数据和模拟信号数据，其具体结构如下:
[0008]用于雷达检测系统的数据录取装置，包括PFGA芯片1、时序产生模块2、模数转换电路5和输出信号驱动模块3。其中，时序产生模块2与PFGA芯片I连接并向PFGA芯片I输送时序信号，PFGA芯片I的输出端和输出信号驱动模块3的输入端相连接。此外:还设有数字信号转换电路4和信号选择电路6。其中，数字信号转换电路4直接与PFGA芯片I相连接。模数转换电路5经信号选择电路6与PFGA芯片I相连接。
[0009]进一步说，数字信号转换电路4包含电平输入子电路41和电平输出子电路42。电平输入子电路41的信号输出端与PFGA芯片I的输入端相连接，电平输出子电路42的信号输入端与PFGA芯片I的输出入端相连接。
[0010]进一步说，信号选择电路6包括选择开关子电路61、数字信号选择子电路62和模拟信号子选择电路63。
[0011]选择开关子电路61分别与数字信号选择子电路62的受控端、模拟信号子选择电路63的受控端相连接。数字信号选择子电路62的一侧与数字信号转换电路4相连接，数字信号选择子电路62的另一侧与PFGA芯片I相连接。
[0012]模拟信号子选择电路63的一侧与模数转换电路5相连接，模拟信号子选择电路63的另一侧与PFGA芯片I相连接。
[0013]使用时，由操作者手动拨动选择开关子电路61中的跳线J的方向，使得数字信号选择子电路62和模拟信号子选择电路63中的一个电路连通而另一个断开，进而实现FPGA芯片获取直接获取的数字信号或经模数转换后的数字信号。
[0014]有益的技术效果
[0015]本实用新型具有模拟雷达信号和数字雷达信号的接口，且采用硬件跳线的方式对模拟及数字信号的进行选择，减少了设备的复杂性，提高了设备的可靠性和兼容性，对装置的维护更加方便。具体表现在如下几点:
[0016]1.本实用新型既能配合老式模拟信号的雷达使用，接收传统的模拟信号数据，又具备数字信号的接收能力，能够配合新型的数字雷达使用，适应性强、兼容性广；
[0017]2.本实用新型采用数字信号转换电路4，从而将设备的硬件结构设计的简介、小巧。从而避免了传统模拟信号电路的复杂电路结构、电磁干扰问题以及设备体积庞大的问题；
[0018]3.本实用新型采用数字信号转换电路4，较传统的模拟电路而言，能够向PFGA芯片I传递大数据量、高带宽的数据；
[0019]4.本实用新型通过输入信号驱动模块3的跳线J选择向PFGA芯片I传递模拟信号或是数字信号，控制方式简单，无需额外的控制设备与配套软件，设备轻巧、能耗低、特别适合在野外复杂环境下使用。
【专利附图】
【附图说明】
[0020]图1为本实用新型的电路结构框图。
[0021]图2为图1中数字信号转换电路4、模数转换电路5、信号选择电路6与PFGA芯片I的电路图。
[0022]图中的序号为:PFGA芯片1、时序产生模块2、模数转换电路5、输出信号驱动模块3、数字信号转换电路4、信号选择电路6、视频积累模块11、慢门限模块12、超杂模块13、视频划窗检测模块14、慢门限划窗检测模块15、超杂划窗检测模块16、信号检测模块17、数据录取模块18、波门控制模块19、电平输入子电路41、电平输出子电路42、选择开关子电路61、数字信号选择子电路62、模拟信号子选择电路63。
【具体实施方式】
[0023]现结合附图详细说明本实用新型的结构特点。
[0024]参见图1，用于雷达检测系统的数据录取装置，包括PFGA芯片1、时序产生模块2、模数转换电路5和输出信号驱动模块3。其中，时序产生模块2与PFGA芯片I连接并向PFGA芯片I输送时序信号，PFGA芯片I的输出端和输出信号驱动模块3的输入端相连接。此外:还设有数字信号转换电路4和信号选择电路6。其中，数字信号转换电路4直接与PFGA芯片I相连接。模数转换电路5经信号选择电路6与PFGA芯片I相连接。
[0025]所述数字信号转换电路4为电平转换电路，数字信号转换电路4负责将差分信号经行信号转换。所述模数转换电路5负责模拟的雷达信号通过转换电路转变为数字信号。
[0026]所述信号选择电路6负责对相连的两路信号进行选择并输出。所述时序产生模块2负责对20MHz的时钟信号进行分频，产生基本时序，所述基本时序包括τ脉冲、导前触发信号、触发信号、方位正北、方位增量、正反转标志、工作期、休止期和显示触发。所述输出信号驱动模块3由74HC244电路组成，增加经本实用新型处理后的信号的抗干扰性和驱动能力。
[0027]参见图1，数字信号转换电路4包含电平输入子电路41和电平输出子电路42。电平输入子电路41的信号输出端与PFGA芯片I的输入端相连接，电平输出子电路42的信号输入端与PFGA芯片I的输出入端相连接。
[0028]参见图2，电平输入子电路41由第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第一芯片D2构成。其中，第一芯片D2D2的型号为AM26LV32且包含16个引脚。所述第一芯片D2D2包含16个引脚，第一芯片D2的引脚I为IB端口、第一芯片D2的引脚2为IA端口、第一芯片D2的引脚3为IY端口、第一芯片D2的引脚4为G端口、第一芯片D2的引脚5为2Υ端口、第一芯片D2的引脚6为2Α端口、第一芯片D2的引脚7为2Β端口、第一芯片D2的引脚8为GND端口、第一芯片D2的引脚9为3Β端口、第一芯片D2的引脚10为3Α端口、第一芯片D2的引脚11为3Υ端口、第一芯片D2的引脚12为/G端口、第一芯片D2的引脚13为4Υ端口、第一芯片D2的引脚14为4Α端口、第一芯片D2的引脚15为4Β端口、第一芯片D2的引脚16为VCC端口。
[0029]第一电阻Rl串联在第一芯片D2的引脚I和第一芯片D2的引脚2之间，第二电阻R2串联在第一芯片D2的引脚6和第一芯片D2的引脚7之间，第三电阻R3串联在第一芯片D2的引脚9和第一芯片D2的引脚10之间，第四电阻R4串联在第一芯片D2的引脚14和第一芯片D2的引脚15之间。
[0030]第一芯片D2的引脚2、引脚1、引脚6、引脚7、引脚10、引脚9、引脚14和引脚15构成电平输入子电路41的信号输入端口。第一芯片D2的引脚3、引脚5、引脚11、引脚13、引脚4、引脚12、引脚8和引脚16构成电平输入子电路41的信号输出端口。
[0031]参见图2，电平输出子电路42由第三十六电阻R36、第三十七电阻R37、第三十八电阻R38和第二芯片D43构成。其中，第二芯片D43的型号为AM26LV31且包含16个引脚。第二芯片D43的引脚I为IA端口、第二芯片D43的引脚2为IY端口、第二芯片D43的引脚3为IZ端口、第二芯片D43的引脚4为G端口、第二芯片D43的引脚5为2Ζ端口、第二芯片D43的引脚6为2Υ端口、第二芯片D43的引脚7为2Α端口、第二芯片D43的引脚8为GND端口、第二芯片D43的引脚9为3Α端口、第二芯片D43的引脚10为3Υ端口、第二芯片D43的引脚11为3Ζ端口、第二芯片D43的引脚12为/G端口、第二芯片D43的引脚13为4Ζ端口、第二芯片D43的引脚14为4Υ端口、第二芯片D43的引脚15为4Α端口、第二芯片D43的引脚16为VCC端口。
[0032]第三十六电阻R36串联在第二芯片D43的引脚2和第二芯片D43的引脚3之间，第三十七电阻R37串联在第二芯片D43的引脚6和第二芯片D43的引脚5之间，第三十八电阻R38串联在第二芯片D43的引脚10和第二芯片D43的引脚11之间。
[0033]第二芯片D43的引脚2、引脚3、引脚6、引脚5、引脚10、引脚11、引脚14和引脚13构成电平输出子电路42的信号输入端口。第二芯片D43的引脚1、引脚7、引脚9、引脚15、引脚4、引脚12、引脚8和引脚16构成电平输出子电路42的信号输出端口。
[0034]参见图2，信号选择电路6包括选择开关子电路61、数字信号选择子电路62和模拟信号子选择电路63。
[0035]选择开关子电路61分别与数字信号选择子电路62的受控端、模拟信号子选择电路63的受控端相连接。数字信号选择子电路62的一侧与数字信号转换电路4相连接，数字信号选择子电路62的另一侧与PFGA芯片I相连接。
[0036]模拟信号子选择电路63的一侧与模数转换电路5相连接，模拟信号子选择电路63的另一侧与PFGA芯片I相连接。
[0037]由选择开关子电路61控制数字信号选择子电路62和模拟信号子选择电路63中的一个电路连通而另一个断开。
[0038]参见图2，选择开关子电路61由跳线J、第八十电阻R80和第八i^一电阻R81构成。所述跳线J包含3个引脚，跳线J的引脚3经第八十电阻R80与电源VCC相连接，跳线J的引脚I经第八十一电阻R81与电源VCC相连接，跳线J的引脚2接地GND。即通过型号为205-13的跳线J来选择FPGA芯片处理模拟信号还是数字信号。当跳线J在左边引脚2与引脚3之间时，选择的是数字信号选择子电路62，当跳线在右边引脚2与引脚I之间时，选择的是模拟信号子选择电路63，所以模拟通道和数字通道就是通过挑选选择即可，即通过跳线J来控制即可，无需FPGA芯片I进行控制，方便快捷，避免程序的复杂化。
[0039]数字信号选择子电路62为一块型号是74HC245SMD的芯片。数字信号选择子电路62的引脚19为G3端口，且与跳线J的引脚3相连接。数字信号选择子电路62的引脚2至引脚9是信号输出端口，数字信号选择子电路62的引脚I以及引脚11至引脚18是信号输入端口。
[0040]模拟信号子选择电路63为另一块型号是74HC245SMD的芯片。其中，模拟信号子选择电路63的引脚19为G3端口，且与跳线J的引脚I相连接。模拟信号子选择电路63的引脚2至引脚9与PFGA芯片I相连接。模拟信号子选择电路63的引脚11至引脚18与模数转换电路5相连接。
[0041]参见图2，进一步说，模数转换电路5包含一枚AD9224ARS模数转换芯片。模数转换电路5由一块型号为AD9224ARS的芯片、一个二极管、一个电阻和十二个电容构成。所述型号为AD9224ARS的芯片的引脚I为输入引脚，引脚2?引脚13为输出引脚，引脚I与模拟信号连接通过电路AD9224ARS的芯片转换为数字信号，由引脚2?引脚13为输出，与电路63的引脚11?引脚18相连接。
[0042]参见图1，所述PFGA芯片I内含视频积累模块11、慢门限模块12、超杂模块13、视频划窗检测模块14、慢门限划窗检测模块15、超杂划窗检测模块16、信号检测模块17、数据录取模块18和波门控制模块19。
[0043]雷达产生的数据经信号选择电路6传递至PFGA芯片I后分别输入至视频积累模块11、慢门限模块12和超杂模块13。视频积累模块11接收的数据经视频划窗检测模块14传递至信号检测模块17，慢门限模块12接收的数据经慢门限划窗检测模块15传递至信号检测模块17，超杂模块13接收的数据经超杂划窗检测模块16传递至信号检测模块17。由信号检测模块17将接收到的信号数据传递至数据录取模块18，数据录取模块18结合时序产生模块2产生的基本时序及波门控制模块19的控制信号完成雷达数据的录入工作。
[0044]所述视频积累模块11是将同一距离的1Bit的背景视频A/D值进行滑窗等权累加求均值，将A/D均值与噪声加人工门限的总和相比较，得出IBit的信号。其中噪声由触发休止期间的A/D值采样累加求平均得出。
[0045]所述慢门限模块12是对每次触发休止期间的10BUA/D值求平均作为噪声，将1Bit的A/D值与噪声加人工门限的总合相比较，得出IBit信号。
[0046]所述超杂模块13用于杂波环境——雷达信号的检测是在有杂波背景的情况下进行的一将空间按距离和方位分割成许多空间单元，对每一个空间单元的地杂波进行估值，从而将大于杂波起伏分量的目标回波检测出来，并滤去杂波。杂波的估值方程按下面的迭代方程:Y (Z)= (1-K)X (Z)+KY (z-l)，其中O彡K < 1，X (Z)为当前帧的杂波值，Y(Z)为迭代后的杂波值，Y(Z-1)为前一巾贞的杂波值。
[0047]所述信号检测模块17对视频积累IBit、慢门限IBit、超杂检测lBit、MTI的IBit分别进行滑窗检测，在各自的开始、存在、结束的准则的控制下，产生目标的开始、存在、结束标志。
[0048]所述数据录取模块18是在目标的开始、存在、结束标志和波束控制下，将字头标志和六路幅度A/D值按时序节拍分时写入数据缓冲存储器A组FIFO中。将字头标志和方位、距离、时间、频率、开始、结束、回波和模目标志等按照时序节拍写入数据缓冲存储器B组FIFO中。
[0049]所述波门控制模块19主要由计算机根据目标运行和杂波情况进行波束控制，决定有开始、回波、结束标志时是否进数。
【权利要求】
1.用于雷达检测系统的数据录取装置，包括PFGA芯片(I)、时序产生模块(2)、模数转换电路(5)和输出信号驱动模块(3);其中，时序产生模块(2)与PFGA芯片(I)连接并向PFGA芯片(I)输送时序信号，PFGA芯片(I)的输出端和输出信号驱动模块(3)的输入端相连接，其特征在于:还设有数字信号转换电路(4)和信号选择电路(6);其中，数字信号转换电路(4 )直接与PFGA芯片(I)相连接；模数转换电路(5 )经信号选择电路(6 )与PFGA芯片(O相连接。
2.如权利要求1所述的用于雷达检测系统的数据录取装置，其特征在于:数字信号转换电路(4)包含电平输入子电路(41)和电平输出子电路(42 );电平输入子电路(41)的信号输出端与PFGA芯片(I)的输入端相连接，电平输出子电路(42)的信号输入端与PFGA芯片(I)的输出入端相连接。
3.如权利要求2所述的用于雷达检测系统的数据录取装置，其特征在于:电平输入子电路(41)由第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4和第一芯片D2构成； 其中，第一芯片D2的型号为AM26LV32且包含16个引脚；第一电阻Rl串联在第一芯片D2的引脚I和第一芯片D2的引脚2之间，第二电阻R2串联在第一芯片D2的引脚6和第一芯片D2的引脚7之间，第三电阻R3串联在第一芯片D2的引脚9和第一芯片D2的引脚10之间，第四电阻R4串联在第一芯片D2的引脚14和第一芯片D2的引脚15之间； 第一芯片D2的引脚2、引脚1、引脚6、引脚7、引脚10、引脚9、引脚14和引脚15构成电平输入子电路(41)的信号输入端口 ；第一芯片D2的引脚3、引脚5、引脚11、引脚13、弓丨脚4、引脚12、引脚8和引脚16构成电平输入子电路(41)的信号输出端口 ； 电平输出子电路(42)由第三十六电阻R36、第三十七电阻R37、第三十八电阻R38和第二芯片D43构成；其中，第二芯片D43的型号为AM26LV31且包含16个引脚；第三十六电阻R36串联在第二芯片D43的引脚2和第二芯片D43的引脚3之间，第三十七电阻R37串联在第二芯片D43的引脚6和第二芯片D43的引脚5之间，第三十八电阻R38串联在第二芯片D43的引脚10和第二芯片D43的引脚11之间； 第二芯片D43的引脚2、引脚3、引脚6、引脚5、引脚10、引脚11、引脚14和引脚13构成电平输出子电路(42)的信号输入端口 ；第二芯片D43的引脚1、引脚7、引脚9、引脚15、引脚4、引脚12、引脚8和引脚16构成电平输出子电路(42)的信号输出端口。
4.如权利要求1所述的用于雷达检测系统的数据录取装置，其特征在于:信号选择电路(6)包括选择开关子电路(61)、数字信号选择子电路(62)和模拟信号子选择电路(63); 选择开关子电路(61)分别与数字信号选择子电路(62)的受控端、模拟信号子选择电路(63)的受控端相连接；数字信号选择子电路(62)的一侧与数字信号转换电路(4)相连接，数字信号选择子电路(62)的另一侧与PFGA芯片(I)相连接； 模拟信号子选择电路(63)的一侧与模数转换电路(5)相连接，模拟信号子选择电路(63)的另一侧与PFGA芯片(I)相连接。
5.如权利要求4所述的用于雷达检测系统的数据录取装置，其特征在于:选择开关子电路(61)由跳线J、第八十电阻R80和第八十一电阻R81构成；所述跳线J包含3个引脚，跳线J的引脚3经第八十电阻R80与电源VCC相连接，跳线J的引脚I经第八十一电阻R81与电源VCC相连接，跳线J的引脚2接地GND ； 数字信号选择子电路(62)为一块型号是74HC245SMD的芯片；数字信号选择子电路(62)的引脚19为G3端口，且与跳线J的引脚3相连接；数字信号选择子电路(62)的引脚2至引脚9是信号输出端口，数字信号选择子电路(62)的引脚I以及引脚11至引脚18是信号输入端口； 模拟信号子选择电路(63)为另一块型号是74HC245SMD的芯片；其中，模拟信号子选择电路(63)的引脚19为G3端口，且与跳线J的引脚I相连接；模拟信号子选择电路(63)的引脚2至引脚9与PFGA芯片(I)相连接；模拟信号子选择电路(63)的引脚11至引脚18与模数转换电路(5)相连接。
6.如权利要求1所述的用于雷达检测系统的数据录取装置，其特征在于:模数转换电路(5)包含一枚AD9224ARS模数转换芯片。
【文档编号】G01S7/41GK204154895SQ201420530745
【公开日】2015年2月11日 申请日期:2014年9月16日 优先权日:2014年9月16日
【发明者】莫军, 李俊, 陈风林, 陆迪, 孙高俊 申请人:中国电子科技集团公司第三十八研究所