基于频率可变脉冲技术的器件表面态陷阱测量方法与流程

本发明属于微电子器件测试技术领域，特别涉及一种器件表面态陷阱的测量方法，可用于异质节晶体管的工艺优化和可靠性分析。

背景技术：

从以硅材料为代表的第一代半导体材料到以砷化镓材料为代表的第二代半导体材料，发展到以氮化镓为代表的第三代半导体材料，其制作而成的器件的许多性质都与半导体的表面性质有着密切的关系。

尤其是器件在高频、大信号的驱动下，输出电流摆幅剧减，输出功率密度下降，这种现象称为电流崩塌效应。作为在电流崩塌效应的形成机理中最成熟和最有说服力的理论，虚栅模型认为：器件工作在高电压下时栅金属有大量电子发生隧穿，这些电子被器件表面态陷阱俘获，其对二维电子气静电抑制作用导致器件输出功率减小。

传统测量器件电流崩塌量的方法是对器件进行脉冲电压测试，由于这些表面态陷阱俘获或释放电子的时间常数不同，所以在不同脉宽的脉冲电压下的响应不同，通过比较不同脉冲电压和直流电压下的最大输出电流，得到电流崩塌量，然而这种测试方法并不能得到不同脉冲电压下陷阱的响应状况，对于表面态的物理特性仍然缺乏深入分析。

随着器件在高频、大功率领域应用越来越广泛，急需一种基于频率可变脉冲技术的器件表面态陷阱测量方法，以进一步提高器件的制作工艺和可靠性。

技术实现要素：

本发明的目的在于针对上述现有技术的不足，提出一种基于频率可变脉冲技术的器件表面态陷阱测量方法，以实现对器件表面态的物理特性的深入分析，提高器件的制作工艺和可靠性。

为实现上述目的，本发明的技术方案包括如下：

(1)制作测试图形并连接测试电路：

(1a)选取与被测器件电极下相同的半导体材料，在该半导体材料表面上淀积出两个肖特基接触电极g1和g2，完成测试图形的制备；

(1b)将第一电流表a1的一端连接到第一电极g1，另一端接地；将第二电极g2依次与脉冲电压源和第二电流表a2连接，第二电流表a2的另一端接地；对脉冲电压源施加高电平为vh，低电平为vl，占空比为d，频率为f的脉冲电压，周期t＝1/f；

(2)计算测试图形表面态陷阱填充完毕时俘获的电子数量：

(2a)对测试图形施加p个周期的脉冲电压，分别读出第一电流表a1的示数ig1(t)和第二电流表a2的示数ig2(t)；

(2b)根据(2a)的结果分别计算出脉冲电压为高电平时测试图形表面态陷阱俘获电子形成的电流i1(t)和脉冲电压为低电平时测试图形表面态陷阱释放电子形成电流为i2(t)，即：

i1(t)＝ig1(t)-|ig2(t)|，规定i1(t)的电流方向为正；

i2(t)＝ig1(t)+ig2(t)，规定i2(t)的电流方向为负；

(2c)根据电荷量和电流的关系，计算第1个和第p个脉冲周期内，测试图形表面态陷阱实际俘获的电子数量分别为：

其中p为正整数，p的取值范围大于等于2，e为电子电量，e＝1×10^-19库伦；

(2d)根据(2c)中计算的结果，判定表面态陷阱俘获\释放电子是否达到动态平衡：

若则判定表面态陷阱俘获\释放电子达到动态平衡，表面态陷阱填充完毕，停止施加脉冲电压，计算测试图形表面态陷阱填充完毕时俘获的电子数量：

反之，未达到动态平衡，则返回(2a)，再对测试图形施加一个周期的脉冲电压，直至符合表面态陷阱俘获\释放电子达到动态平衡条件；

(3)计算不同频率电压下测试图形表面态陷阱的分布：

保持施加的脉冲电压的脉冲高电平vh、脉冲低电平vl以及占空比d不变，多次改变脉冲电压的频率为f1，f2，f3，…，fk…，fm，重复步骤2,依次记录测试图形表面态陷阱填充完毕时俘获的电子数量nf(k)，该电子数量nf(k)即为在不同频率电压下待测器件的表面态陷阱俘获电子的数量，其中k＝1，2，3，…，m，m为所施加频率的个数。

本发明与现有技术相比具有如下优点：

1)测试图形易于制作

本发明由于制作测试图形的工艺与制作常规器件的工艺兼容，因而工艺技术成熟稳定。

2)测试方法简单

本发明由于仅需监测施加脉冲电压过程中的电流表示数，经数学公式计算，可得到测试图形表面态陷阱俘获的电子数量，故测试方法简单。

附图说明

图1是本发明的实现流程图；

图2是本发明中的测试图形结构示意图；

图3是本发明中的测试电路图；

图4是用本发明在不同频率电压下测试hemt器件表面态陷阱分布的曲线图。

具体实施方式

下面结合附图和实施例，对本发明的具体实施方式作进一步的详细说明。实施例用于说明本发明，但不用来限制本发明的范围。

本发明所涉及的被测器件为三端器件，包括但不限于hemt器件、mos器件和jbt器件等。该被测器件的三个电极分别为栅极g、源极s和漏极d，由于漏极d为欧姆接触电极，器件工作时电子通过漏极d进入沟道区，再进入栅极g，在这一过程中电子会受到栅极g下的势垒区陷阱的影响；由于本发明的目的是研究器件表面态陷阱的性质，若直接测试器件会引入栅极g下势垒区陷阱对测试结果的影响，故需要根据被测器件电极下的材料制作测试图形，通过测试测试图形得到被测器件的测试结果。

参照图1，本发明具体实施步骤如下：

步骤1，制作测试图形并连接测试电路。

1a)本实例的被测器件为hemt器件，选取与被测器件电极下相同的半导体材料，在该半导体材料表面上淀积出两个肖特基接触电极g1和g2，两个肖特基接触电极g1和g2利用相同的金属材料制作，完成测试图形的制备，如图2所示，该测试图形的两个肖特基接触电极g1和g2生长在被测hemt器件电极下半导体材料表面，该半导体材料的纵向结构从下到上依次为衬底、成核层、缓冲层、插入层和势垒层；由于测试图形的两个电极为肖特基接触电极，所以可以消除栅极g下的势垒区陷阱的影响，又因测试图形是在与被测器件相同的半导体材料上制作，所以测试图形和被测器件的表面态性质一致；

1b)连接测试电路：

参照图3，本步骤的具体实现如下：

将第一电流表a1的一端连接到第一电极g1，另一端接地；

将第二电极g2依次与脉冲电压源和第二电流表a2连接，第二电流表a2的另一端接地；

在脉冲电压源上施加被测hemt器件的额定工作电压，即脉冲电压高电平vh＝10v，低电平vl＝0v，占空比为d为0～1，频率为f为10khz～100mhz，周期t＝1/f。

步骤2，计算测试图形表面态陷阱填充完毕时俘获的电子数量。

2a)对测试图形施加p个周期的脉冲电压，分别读出第一电流表a1的示数ig1(t)和第二电流表a2的示数ig2(t)，其中p为正整数，p的取值范围大于等于2；

2b)根据步骤2a)的结果分别计算出脉冲电压为高电平时测试图形表面态陷阱俘获电子形成的电流i1(t)和脉冲电压为低电平时测试图形表面态陷阱释放电子形成电流为i2(t)：

在对第二电极g2施加脉冲高电平时，产生由第二电极g2指向第一电极g1的横向电场，使得电子从第一电极g1注入表面态形成电流，即为ig1(t)；流入表面态的电子其中一部分通过表面态到达第二电极g2，监测其电流为ig2(t)，另外一部分被表面态所俘获，故测试图形表面态陷阱俘获电子形成的电流为i1(t)＝ig1(t)-|ig2(t)|，规定i1(t)的电流方向为正；

在对第二电极g2施加0v脉冲低电平时，两个电极电势相等，由于横向电场消失，测试图形表面态陷阱释放俘获的电子到第一电极g1和第二电极g2，产生电流分别为ig1(t)和ig2(t)，故测试图形表面态陷阱释放电子形成电流为i2(t)＝ig1(t)+ig2(t)，规定i2(t)的电流方向为负；

2c)根据电荷量和电流的关系，计算第1个和第p个脉冲周期内，测试图形表面态陷阱实际俘获的电子数量分别为：

其中e为电子电量，e＝1×10^-19库伦；

2d)根据步骤2c)中计算的结果，判定表面态陷阱俘获\释放电子是否达到动态平衡：

若则判定表面态陷阱俘获\释放电子达到动态平衡，表面态陷阱填充完毕，停止施加脉冲电压，计算测试图形表面态陷阱填充完毕时俘获的电子数量为：反之，未达到动态平衡，返回步骤2a)，再对测试图形施加一个周期的脉冲电压，直至符合表面态陷阱俘获\释放电子达到动态平衡条件。

步骤3，计算不同频率电压下测试图形表面态陷阱的分布。

保持施加的脉冲电压的脉冲高电平vh、脉冲低电平vl以及占空比d不变，多次改变脉冲电压的频率为f1，f2，f3，…，fk…，fm，重复步骤2，依次记录测试图形表面态陷阱填充完毕时俘获的电子数量nf(k)，计算结果如图4所示，其中k＝1，2，3，…，m，m为所施加频率的总个数，m的取值根据被测器件的工作频率确定。

由于测试图形是在与被测器件相同的半导体材料上制作，所以测试图形和被测器件的表面态性质一致，因此该电子数量nf(k)即为在不同频率电压下待测器件的表面态陷阱俘获电子的数量，即被测器件的表面态陷阱的分布。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，显然对于本领域的专业人员来说，在了解本发明的内容和原理后，在本发明的精神和原则之内可进行修改、等同替换和改进等，例如，本发明所采用的测试图形是基于iii-iv族化合物半导体异质结材料制备的晶体管器件，同样也适用于用si、ge材料制备的其他族元素制备半导体器件，这些所作的修改、等同替换和改进均应包含在本发明的保护范围之内。