本发明涉及电子技术领域，具体涉及一种波形发生装置。
背景技术：
脉冲波和脉冲宽度调制(pulsewidthmodulation，pwm)在电子技术领域中起着非常重要的作用，广泛应用于电子计算机、通信、电力、自动控制和测量技术等领域。目前的波形发生器普遍采用直接数字频率合成(directdigitalsynthesis，dds)技术来产生波形。与传统的频率合成器相比，dds具有低成本、低功耗、高分辨率和转换时间快速等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。图1是dds产生波形的原理图，如图1所示，dds主要包括频率控制寄存器、相位累加器和波形存储器三个部分，它将用户输入的频率控制字(frequencytuningword，ftw)装载并寄存于频率控制寄存器中，使相位累加器根据ftw在每个时钟周期内进行相位累加，得到一个相位值，接着对该相位值进行截位，取该相位值的高n比特位作为波形存储器的地址，得到波形存储器的输出，然后将波形存储器的输出直接输出给数字模拟转换器(digitaltoanalogconverter，dac)，产生所需波形。当波形存储器中存放的波形为脉冲波时，就可以产生脉冲波。
目前，采用dds技术产生脉冲波和pwm波时会存在一个系统时钟周期的抖动，一般固定为数纳秒，抖动较大，产生的脉冲波和pwm波的波形质量较差。
技术实现要素：
本申请提供一种波形发生装置，用于产生脉冲波或pwm波，以减小波形的抖动，提高脉冲波或pwm波的波形质量。
根据第一方面，一种实施例中提供一种波形发生装置，包括：处理器、波形预处理模块和滤波模块；
所述处理器，用于根据用户输入的脉冲波参数计算脉冲波配置参数，并将所述脉冲波配置参数配置给所述波形预处理模块；
所述波形预处理模块，用于根据所述脉冲波配置参数确定所述滤波模块的滤波地址，将所述滤波地址输出给所述滤波模块，并向所述滤波模块输入待滤波数据；
所述滤波模块，用于根据所述滤波地址获取滤波系数，采用所述滤波系数对所述待滤波数据进行滤波，得到数字脉冲波。
根据第二方面，一种实施例中提供一种波形发生装置，包括：处理器、相位确定模块、波形预处理模块和滤波模块；
所述处理器，用于根据用户输入的pwm波参数计算pwm波配置参数，并将所述pwm波配置参数配置给所述相位确定模块和所述波形预处理模块；
所述相位确定模块，用于根据所述pwm波配置参数确定相位p，并将所述p输出给所述波形预处理模块；
所述波形预处理模块，用于根据所述pwm波配置参数和所述p确定所述滤波模块的滤波地址，将所述滤波地址输出给所述滤波模块，并向所述滤波模块输入待滤波数据；
所述滤波模块，用于根据所述滤波地址获取滤波系数，采用所述滤波系数对所述待滤波数据进行滤波，得到数字pwm波。
依据上述实施例的波形发生装置，由于波形预处理模块可根据脉冲波配置参数或pwm波配置参数确定出滤波模块的滤波地址，滤波模块会根据该滤波地址获取到相应的滤波系数，进而采用该滤波系数对待滤波数据进行滤波，从而能够滤除待滤波数据中的抖动信号，减小脉冲波或pwm波的抖动，使得产生的脉冲波或pwm波的波形质量较好，性能较高。
附图说明
图1为dds产生波形的原理图；
图2为脉冲波的参数示意图；
图3为一种实施例中波形发生装置的结构示意图；
图4为一种具体实施例中波形发生装置的结构示意图
图5为一种具体实施例中产生脉冲波的方法的流程图；
图6为又一种具体实施例中波形发生装置的结构示意图；
图7为另一种实施例中波形发生装置的结构示意图；
图8为另一种具体实施例中波形发生装置的结构示意图；
图9为另一种具体实施例中产生pwm波的方法的流程图；
图10为再一种具体实施例中波形发生装置的结构示意图。
具体实施方式
下面通过具体实施方式结合附图对本发明作进一步详细说明。
在以下的实施例中，有关脉冲波的相关参数的说明可由图2来表示，如图2所示，a代表上升沿时间，b代表下降沿时间，c代表脉宽，也可称为占空比，d代表脉冲周期，其反映了脉冲的频率，可代表脉冲频率。
在本发明实施例中，根据用户输入的脉冲波参数或pwm波参数计算出脉冲波配置参数或pwm波配置参数，再由脉冲波配置参数或pwm波配置参数确定出滤波器的滤波系数，进而采用该滤波系数对待滤波数据进行滤波，最后输出用户所需要的脉冲波或pwm波。
实施例一：
图3为本申请一种实施例波形发生装置的结构示意图，如图3所示，波形发生装置01包括处理器1、波形预处理模块2和滤波模块3。
处理器1用于根据用户输入的脉冲波参数计算脉冲波配置参数，并将得到的脉冲波配置参数配置给波形预处理模块2。用户输入的脉冲波参数可以包括脉冲波频率f、脉冲波脉宽width、脉冲波上升时间rise和脉冲波下降时间fall。处理器1得到的脉冲波配置参数包括频率控制字ftw1、ftw2、ftw3和相位p，其中，ftw1与f成正比，ftw1和ftw2的比值与rise成正比且与1/2f成反比，ftw1和ftw3的比值与fall成正比且与1/2f成反比，p根据f、width、rise和fall计算得到。在一种具体实施方式中，ftw1、ftw2、ftw3和p可以由以下公式计算得到：
ftw1的计算公式为：
ftw2的计算公式为：
ftw3的计算公式为：
p的计算公式为：
波形预处理模块2用于根据脉冲波配置参数确定滤波模块3的滤波地址，即根据处理器1计算得到的ftw1、ftw2、ftw3和p确定出滤波模块3的滤波地址，比如，可以根据ftw1、ftw2、ftw3和p通过一定的逻辑运算等获得滤波模块3的滤波地址，然后将该滤波地址输出给滤波模块3，并向滤波模块3输入待滤波数据。
滤波模块3用于根据波形预处理模块2确定出的滤波地址获取滤波系数，采用该滤波系数对待滤波数据进行滤波，得到数字脉冲波。比如，滤波模块3中预先存储有滤波地址与滤波系数的对应关系，这样便可以通过波形预处理模块2确定出的滤波地址从该对应关系中查找出该地址对应的滤波系数，滤波模块3中预先存储的滤波地址与滤波系数的对应关系可以由处理器1进行配置。
本实施例提供的波形发生装置，可根据用户输入的脉冲波参数确定出滤波模块的滤波系数，确定出的滤波系数将是变化的，进而采用该滤波系数对待滤波数据进行滤波，滤除待滤波数据中的抖动信号，使得产生的数字脉冲波中不会如用dds原理产生的脉冲波那样存在一个周期的时钟抖动，产生的脉冲波的波形质量较好。
实施例二
基于实施例一，图4为一种具体实施例中波形发生装置的结构示意图，如图4所示，波形发生装置01包括处理器1、波形预处理模块2和滤波模块3，其中，波形预处理模块2包括第一相位累加器21、乘法器22和第二相位累加器23，滤波模块3包括滤波系数存储器31和有限脉冲响应(finiteimpulseresponse，fir)滤波器32。
处理器1的工作方式与实施例一中的工作方式相同，此处不再赘述。
第一相位累加器21用于在接收到脉冲波配置参数ftw1和p之后以ftw1为频率控制字开始运行，累加ftw1，在达到相位上限后溢出，并将溢出相位输出到乘法器22的第一端；第一相位累加器21在每次溢出时会控制乘法器22的第二端输入在ftw3/ftw1和ftw2/ftw1之间进行轮流切换，且控制第二相位累加器23的频率控制字在ftw3和ftw2之间进行轮流切换，并将相位上限在相位p和相位720-p之间进行轮流切换。在此过程中，由于ftw2是与脉冲波上升时间rise成正比的，ftw3是与脉冲波下降时间fall成正比的，那么，第一相位累加器21在每次溢出时便可通过控制ftw2和ftw3，即控制第二相位累加器23的累加量来控制脉冲波上升时间和下降时间。进一步的，由于相位p又与脉冲波的上升时间、下降时间以及脉宽有关，那么，在脉冲波上升时间和下降时间可控之后，第一相位累加器21便可通过控制自身的相位上限来控制脉冲波的脉宽。
乘法器22用于将第一端和第二端的输入进行乘法运算，并将运算结果输出给第二相位累加器23。第二相位累加器23用于根据ftw3和乘法器的运算结果，或根据ftw2和乘法器的运算结果，在每个时钟周期，输出累加后的相位给滤波系数存储器31。即，乘法器22将第一相位累加器21的溢出相位和ftw3/ftw1进行乘法运算，将运算得到的相位输出给第二相位累加器23；第二相位累加器23以ftw3为频率控制字，以乘法器22运算得到的相位为初始相位开始运行，在系统时钟的作用下，每个时钟周期输出累加后的相位给滤波系数存储器31。或者，乘法器22将第一相位累加器21的溢出相位和ftw2/ftw1进行乘法运算，将运算得到的相位输出给第二相位累加器23；第二相位累加器23以ftw2为频率控制字，以乘法器22运算得到的相位为初始相位开始运行，在系统时钟的作用下，每个时钟周期输出相位给滤波系数存储器31。
滤波系数存储器31用于以第二相位累加器23输出的相位为滤波地址，确定该滤波地址对应的滤波系数，并将确定出的滤波系数输出给fir滤波器32。滤波系数存储器31中存储有多组滤波系数，其存储方式为每一个地址对应一组滤波系数，该对应关系可以以表格的形式存在，可以由处理器1进行配置；每一个地址所对应的一组滤波系数可以是线性插值系数，也可以是正弦插值系数，或者是自定义的插值系数。滤波系数存储器31以第二相位累加器23输出的相位为滤波地址，从滤波地址与滤波系数的对应关系中查找出该滤波地址对应的一组滤波系数，然后将该组滤波系数输出给fir滤波器32。
fir滤波器32用于对滤波系数和待滤波数据进行运算，滤除掉待滤波数据，(即构成脉冲波的“01”数据，“0”代表低电平，“1”代表高电平)中的抖动信号，得到波形质量较高的数字脉冲波，其滤波效果取决于滤波系数。
基于上述波形发生装置01，如图5所示为本实施例提供的一种产生脉冲波的方法的流程图，产生脉冲波的方法可以包括：
计算脉冲波配置参数。根据用户输入的脉冲波参数f、width、rise和fall，处理器1根据脉冲波配置参数ftw1、ftw2、ftw3和p的计算公式计算出脉冲波配置参数，并将得到的脉冲波配置参数配置给第一相位累加器21、乘法器22和第二相位累加器23。
根据脉冲波配置参数确定滤波系数。滤波系数的确定过程可由步骤s11至s15实现，具体为：
s11：第一相位累加器21在系统时钟的作用下以ftw1为频率控制字、p为相位上限且0为初始相位开始运行，累加ftw1，在达到相位上限后溢出。
s12：当第一相位累加器21溢出时，第一相位累加器21将溢出相位输出到乘法器22的第一端，同时控制乘法器22的第二端输入为ftw3/ftw1，控制第二相位累加器23的频率控制字为ftw3，且更新自身的相位上限为720-p，并控制待滤波数据“01”输入“0”到fir滤波器32。
s13：乘法器22将第一端和第二端的输入进行乘法运算，并将运算得到的相位输出给第二相位累加器23。
s14：第二相位累加器23以乘法器22输出的相位为初始相位，以第一相位累加器21确定的频率控制字为频率控制字开始运行，在系统时钟fclk的作用下，每个时钟周期输出累加后的相位给滤波系数存储器31，比如，当前时刻第二相位累加器23的输出相位为a，则下一个时钟输出相位为a+ftw3。
s15：滤波系数存储器31以第二相位累加器23输出的相位为地址，读出该地址对应的滤波系数，输出给fir滤波器32。滤波系数存储器31中存储的滤波系数可由处理器来计算和配置。
根据滤波系数对待滤波数据进行滤波。滤波过程由步骤s16实现，具体为：
s16：在系统时钟fclk的作用下，fir滤波器32对输入的数据和滤波系数进行运算，得到数字脉冲波。
继续对下一个待滤波数据进行滤波。具体执行过程包括步骤s17至s18：
s17：当第一相位累加器21再次溢出时，第一相位累加器21将溢出相位输出到乘法器22的第一端，同时控制乘法器22的第二端输入为ftw2/ftw1，控制第二相位累加器23的频率控制字为ftw2，且更新自身的相位上限为p，并控制待滤波数据“01”输入“1”到fir滤波器32。
s18：执行步骤s13至s16。
此后，循环执行s12至s18的过程。
根据上述脉冲波的产生过程，可根据用户的需求输入脉冲波参数，然后根据该脉冲波参数计算出脉冲波配置参数，再由得到的脉冲波配置参数确定出滤波器的滤波系数，进而采用该滤波系数对待滤波数据进行滤波，最后输出用户所需要的脉冲波。当使用固定的滤波系数对待滤波数据(即构成脉冲波的“01”数据)进行滤波时，能够对待滤波数据起到平滑波形的作用，而不同的滤波系数又会产生不同的滤波效果，比如可能滤波成一个类似正弦波的信号。在上述脉冲波的产生过程中，由于滤波系数是由波形预处理装置根据脉冲波配置参数确定出的，确定出的滤波系数是变化的，该变化的滤波系数决定着fir滤波器是低通滤波器，在每个系统时钟的作用下，波形预处理装置可以为“01”数据中的“0”或“1”选择出合适的滤波系数，采用该滤波系数对“0”或“1”信号进行平滑处理，以使“0”或“1”信号为低抖动的信号，消除待滤波数据中的高频抖动信号，因而不会像现有技术中采用dds原理产生脉冲波那样存在一个周期的时钟抖动，使得产生的脉冲波的波形质量较好，性能较高。同时，脉冲波上升时间、下降时间和脉宽等参数均是由用户根据实际需要输入的，因而可以任意调节，比如脉宽(占空比)的调节范围可以从0.01％到99.99％，步进量可低至0.1ns。
实施例三
基于实施例二，图6为又一种具体实施例中波形发生装置的结构示意图，如图6所示，与实施例二不同的是，波形发生装置01的波形预处理模块2只包括第一相位累加器21和乘法器22。在本实施例中，第一相位累加器21在接收到脉冲波配置参数之后以ftw1为频率控制字开始运行，并将每个时钟累加后的相位输出到乘法器22的第一端。第一相位累加器21在达到相位上限后溢出，在每次溢出时会将相位上限在相位p和相位720-p之间进行轮流切换，并控制乘法器的第二端输入在ftw3/ftw1和ftw2/ftw1之间进行轮流切换。乘法器22则用于将第一端和第二端的输入进行乘法运算，并将运算得到的相位输出给滤波系数存储器31。滤波系数存储器31、fir滤波器32和处理器1的工作方式则与图4中的滤波系数存储器31、fir滤波器32和处理器1一一类同。本实施例将第一相位累加器21的每次输出都输入到乘法器22的第一端，然后将乘法器的输出直接作为滤波系数存储器31的滤波地址，与实施例二相比，省去了第二相位累加器23，从而可以节约一定的资源。同时，采用该波形发生装置产生脉冲波时，同样可通过控制ftw3/ftw1和ftw2/ftw1来控制脉冲波的上升沿和下降沿，并通过控制第一相位累加器21的相位上限来控制脉冲波的脉宽。
实际应用中，上述各实施例中的处理器可以是嵌入式处理器，主要实现用户交互、脉冲波参数的设置、脉冲波配置参数的计算以及滤波系数的计算和配置等功能。波形预处理模块和滤波模块可以由现场可编程门阵列(field-programmablegatearray，fpga)来实现。
实施例四：
图7为本申请另一种实施例中波形发生装置的结构示意图，如图7所示，与实施例一不同的是，波形发生装置02除包括处理器1、波形预处理模块2和滤波模块3之外，还包括相位确定模块4。该波形发生装置可用于产生pwm波。
处理器1用于根据用户输入的pwm波参数计算pwm波配置参数，并将计算得到的pwm波配置参数配置给波形预处理模块2和相位确定模块4。用户输入的pwm波参数可以包括脉冲波频率f、脉冲波脉宽width、脉冲波上升时间rise、脉冲波下降时间fall、调制频率f、脉宽偏差t和调制波形wave。处理器1计算得到的pwm波配置参数包括频率控制字ftw1、ftw2、ftw3、ftw4和一组相位，其中的ftw1与f成正比，ftw1和ftw2的比值与rise成正比且与1/2f成反比，ftw1和ftw3的比值与fall成正比且与1/2f成反比，ftw4与f成正比，pwm波配置参数中的一组相位根据width、t和wave得到。在一种具体实施方式中，ftw1、ftw2和ftw3的计算公式与实施例一中ftw1、ftw2和ftw3的计算公式相同，ftw4的计算公式为：
pwm波配置参数中的一组相位是调制波形wave对应的一组相位，可以根据t和width对wave进行转换得到，其计算方法为：首先根据t和width得到最大正脉宽(width+t)和最小正脉宽(width-t)，而最大正脉宽(width+t)与最大相位pmax对应，最小正脉宽(width-t)和最小相位pmin对应，即可通过(width+t)和(width-t)进一步确定出pmax和pmin。又由于pmax和pmin分别对应的是调制波形wave的最大幅度值wavemax和最小幅度值wavemin，而wave是已知的，那么，由pmax和pmin与wavemax和wavemin的对应关系便可确定出相位与调制波形之间的函数关系，调制波形的每一个波形点将对应一个相位值，由此便可进一步计算出wave对应的一组相位。
相位确定模块4用于根据pwm波配置参数确定相位p，即从pwm波配置参数中的一组相位中确定出一个相位p，并将确定出的相位p输出给波形预处理模块2，该相位p可用于控制pwm波的脉冲宽度。
波形预处理模块2用于根据pwm波配置参数和相位p确定滤波模块3的滤波地址，即根据处理器1计算得到的ftw1、ftw2和ftw3以及相位确定模块4确定出的相位p来确定滤波模块3的滤波地址，例如，可以根据ftw1、ftw2、ftw3和p通过一定的逻辑运算获得滤波模块3的滤波地址，然后将确定出的滤波地址输出给滤波模块3，同时向滤波模块3输入待滤波数据。
滤波模块3的工作方式与实施例一中的工作方式类同，此处不再赘述，最终可得到数字pwm波。
本实施例提供的波形发生装置，可根据用户输入的pwm波参数确定出滤波模块的滤波系数，确定出的滤波系数将是变化的，进而采用该滤波系数对待滤波数据进行滤波，滤除待滤波数据中的抖动信号，产生的数字脉冲波中不会如用dds原理产生的脉冲波那样存在一个周期的时钟抖动，使得产生的pwm波的波形质量较好。
实施例五
基于实施例四，图8为另一种具体实施例中波形发生装置的结构示意图，如图8所示，波形发生装置02包括处理器1、波形预处理模块2、滤波模块3和相位确定模块4，其中，波形预处理模块2包括第一相位累加器21、乘法器22和第二相位累加器23，滤波模块3包括滤波系数存储器31和fir滤波器32，相位确定模块4包括第三相位累加器41和相位存储器42。
处理器1的工作方式与实施例四中的工作方式相同，此处不再赘述。
第一相位累加器21在接收到pwm波配置参数后，以ftw1为频率控制字开始运行。第三相位累加器41在接收到pwm波配置参数后，以ftw4为频率控制字，与第一相位累加器21同时运行，并输出相位给相位存储器42。
相位存储器42用于在第一相位累加器21每溢出2次时，根据第三相位累加器41的输出相位确定p，比如，可以对第三相位累加器41的输出相位进行截位，取高n比特作为相位存储器42的地址，读出该地址对应的相位p，即通过该地址从pwm波配置参数中的一组相位中查找出该地址对应的相位p，这一组相位由处理器1配置给相位存储器42，其在相位存储器42中的存储方式为每一个地址对应这一组相位中的一个相位。相位存储器42确定出p之后，会将确定出的p输出给第一相位累加器21。
第一相位累加器21、乘法器22、第二相位累加器23、滤波系数存储器31和fir滤波器32的工作方式与实施例二中的工作方式一一类同，唯一不同的是，在实施例二中，相位p是固定的；而在本实施例中，相位p是由相位确定模块4，即第三相位累加器41和相位存储器42确定出的，在第一相位累加器21每溢出2次时，相位p会更新一次，即第一相位累加器21每溢出2次时，相位存储器42会向第一相位累加器21输出一次确定出的相位p，相位p是变化的。由于p的值决定着脉冲波的高电平持续时间，即决定着脉宽，因而可以用p来控制脉冲宽度，通过不断更新p的值来不断调节脉冲宽度，从而实现pwm的功能，产生pwm波。与实施例二类同，本实施例提供波形发生装置02也可滤除掉待滤波数据(即“01”数据)中的高频抖动信号，得到波形质量较好的数字pwm波。
在现有的pwm方案中，对脉宽偏差的调节通常采用寄存器来控制，而寄存器对应的脉宽偏差的最小分辨率是一个系统时钟的一个周期，其分辨率较低，一般为ns级。本发明由于采用相位p来控制脉冲宽度，而相位p是根据脉宽偏差和脉宽对调制波形进行转换得到的，相位p的精度决定了脉宽的精度，这使得脉宽偏差的分辨率等同于相位p的分辨率，可使pwm波的脉宽偏差最小分辨率达到ps级，大大优化了pwm波的脉宽偏差分辨率，产生的pwm波更接近理想的pwm波。
基于上述波形发生装置02，如图9所示为本实施例提供的一种产生pwm波的方法的流程图，产生pwm波的方法可以包括：
计算pwm波配置参数。根据用户输入的pwm波参数f、width、rise、fall、f、t和wave，处理器1根据脉冲波配置参数ftw1、ftw2、ftw3、ftw4的计算公式和相位的确定方法计算出pwm波配置参数，并将该pwm波配置参数配置给第一相位累加器21、乘法器22、第二相位累加器23、第三相位累加器41和相位存储器42。
根据pwm波配置参数确定滤波系数。滤波系数的确定过程可由步骤s21至s25实现，具体为：
s21：第一相位累加器21在系统时钟的作用下以ftw1为频率控制字开始运行。
s22：第三相位累加器41以ftw4为频率控制字，与第一相位累加器21同时开始运行，并输出相位给相位存储器42。
s23：相位存储器42根据第三相位累加器41的输出相位确定出相位p，将p作为第一相位累加器21的相位上限输出给第一相位累加器21。
s24：第一相位累加器21在达到相位上限后溢出。
s25至s28的执行过程与实施例二中s12至s15的执行过程一一类同，此处不再赘述。
根据滤波系数对待滤波数据进行滤波。滤波过程由步骤s29实现，具体为：
s29：在系统时钟fclk的作用下，fir滤波器32对输入的数据和滤波系数进行运算，得到数字pwm波。
继续对下一个待滤波数据进行滤波。具体执行过程包括步骤s210至s211：
s210：当第一相位累加器21再次溢出时，相位存储器42根据第三相位累加器41的输出相位确定出新的p。第一相位累加器21将溢出相位输出到乘法器22的第一端，同时控制乘法器22的第二端输入为ftw2/ftw1，控制第二相位累加器23的频率控制字为ftw2，且将相位存储器42输出的新的p作为相位上限，并控制待滤波数据“01”输入“1”到fir滤波器32。
s211：执行步骤s26至s29。
此后，循环执行s24至s211的过程。
根据上述pwm波的产生过程，与实施例二类同，产生的pwm波也不会像现有技术中采用dds原理产生pwm波那样存在一个周期的时钟抖动，产生的pwm波的波形质量较好，性能较高。同时，pwm波的上升时间、下降时间等参数也可以根据用户的需求任意调节。
实施例六
基于实施例五，图10为再一种具体实施例中波形发生装置的结构示意图，如图10所示，与实施例五不同的是，波形发生装置02的波形预处理模块2只包括第一相位累加器21和乘法器22。处理器1、滤波系数存储器31和fir滤波器32的工作方式与实施例五中的工作方式一一类同；第一相位累加器21和乘法器22的工作方式与实施例三中的工作方式一一类同，唯一不同的是：在实施例三中，相位p是固定的，而在本实施例中，相位p是由相位确定模块4，即第三相位累加器41和相位存储器42确定出的，在第一相位累加器21每溢出2次时，相位p会更新一次，即第一相位累加器21每溢出2次时，相位存储器42会向第一相位累加器21输出一次确定出的相位p，相位p是变化的。与实施例五相比，本实施例省去了第二相位累加器23，从而可以节约一定的资源。
在实际应用中，实施例四至六中的处理器可以是嵌入式处理器，主要实现用户交互、pwm波参数的设置、pwm波配置参数的计算以及滤波系数的计算和配置等功能。波形预处理模块、滤波模块和相位确定模块可以由fpga来实现。
上述各实施例是以单路方式为例进行说明的，实际应用中也可以通过多路并行的方式产生脉冲波或pwm波，即通过多路波形预处理模块和滤波模块共同产生脉冲波，或通过多路波形预处理模块、滤波模块和相位确定模块共同产生pwm波。采用多路并行的方式产生脉冲波或pwm波时，处理器可通过计算得到波形配置参数，再配置给这多路波形预处理模块和滤波模块，或多路波形预处理模块、滤波模块和相位确定模块。由于采用了多路并行的方式，脉冲波参数或pwm波参数，如上升时间、下降时间等的上限都能提高。同时，相对于单路方式而言，在相同的频率下，多路并行方式用于产生脉冲波或pwm波的数据量成倍增加，即波形点数更多，因而可以更好地反映出脉冲波或pwm波的波形，产生的脉冲波或pwm波的质量更好。
实际应用中，在得到数字脉冲波或数字pwm波之后，会将数字脉冲波或数字pwm波输入到dac，转换为模拟信号之后，经过模拟通道输出模拟脉冲波或模拟pwm波。
以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。