本发明属于雷达电子战仿真信号模拟技术领域，特别是一种雷达基带杂波生成装置及方法。
背景技术：
雷达基带杂波生成装置是用于雷达干扰模拟器等雷达电子战仿真信号模拟器中的电子装置。杂波信号产生装置是雷达干扰模拟器中的一个重要组成部分。在生成杂波时，通过产生某一基带的杂波信号，经过混频、倍频或分频等方式，将杂波信号变频到被试雷达所需的频率。描述杂波产生装置的主要技术指标有：1)杂波类型，2)信号带宽，3)中心频率，4)幅度分布模型，5)谱型、谱宽，6)距离分辨单元长度，7)多普勒频率，8)距离范围，9)信号功率动态范围等。
由于杂波产生涉及参数较多，模型复杂多变，一般传统的杂波产生装置有两种方式，一种采用采用专门的硬件，采用纯硬件的方式生成，另外一种采用纯软件的方式。对于纯硬件的方式，一般针对几种固定，或典型的模型来设计，一旦设计成型后，不具备系统升级和改造的能力，若想验证或研究新的模型、分布必需重新更改设计。对于纯软件的方式，由于只能在数据上进行产生，不能生成真正意义上的杂波信号。
技术实现要素：
本发明的目的在于提供一种雷达基带杂波生成装置及方法，能够自动适应产生各种中心频率、带宽、分布、谱宽、谱型、距离以及动态等参数的雷达基带杂波信号。
实现本发明目的的技术解决方案是：一种雷达基带杂波生成装置，包括fpga、adc、dac、存储器、时钟分配器和通信接口电路，所述fpga同时与存储器、adc、dac、时钟分配器和通信接口电路双向互联，时钟分配器的第一输出端与adc的时钟输入端相连，时钟分配器的第二输出端与dac的时钟输入端相连，adc的信号输入端输入外部雷达中频信号，dac的信号输出端输出基带杂波信号，时钟分配器时钟信号输入端接收外部时钟信号，fpga的触发信号输入端接外部触发信号；
所述fpga，用于硬件初始化，控制时钟分配器产生时钟信号，在触发信号的同步下，控制adc采样外部雷达中频信号，形成数字中频序列，中频序列经数字解调后存入存储器，fpga通过通信接口电路接收外部杂波参数及基带杂波调制序列完成基带杂波调制，控制dac生成基带模拟杂波信号，同时将硬件工作状态以及外部输入的杂波参数通过通信接口电路输出；
所述adc，用于采样外部雷达中频信号，形成数字中频序列，并传给fpga；
所述dac，用于恢复中频基带杂波信号，生成模拟基带杂波信号并输出；
所述存储器，用于存储经fpga所处理后的数字基带杂波序列；
所述时钟分配器，用于接收外部输入时钟或自身产生时钟，经过倍频、分频处理后分别给fpga、adc、dac提供输入时钟信号；
所述通信接口电路，用于给外部提供接口、通信物理层和协议层链路。
进一步地，所述adc的采样率根据带通采样定理确定，adc的位数根据信号动态来确定，adc的有效位每增加一位，动态增加6db。
进一步地，所述存储器存储经adc采样后的数据，具体为：直接采样后的数据或者直接采样经数字下变频后的数据；存储直接采样后的数据只要求存储1路，数据量为原始数据量；存储下变频后的数据要求存储i、q两路，若不抽取则数据量是原始数据量的两倍；若抽取则数据量是原始数据量的两倍除以抽取率。
进一步地，所述时钟分配器分两种情况：对于射频时钟作分频处理，对于基准时钟作锁相倍频后再作分频处理。
进一步地，所述通信接口电路采用的接口为标准总线接口或自定义接口，标准总线接口包括pcie、pci或rapidio，自定义接口包括lvds、ttl。
一种雷达基带杂波生成方法，其特征在于，包括以下步骤：
第一步，确定adc、dac的采样时钟以及fpga的输入时钟；
第二步，确定数字上下变频本振频率；
第三步，根据采样定理，确定抽取率和插值率；
第四步，确定上下本振频率及滤波器参数；
第五步，产生杂波基带调制序列；
第六步，确定杂波调制方法；
第七步，确定通信接口电路通信方式：采用lvds串行源同步通信方式；
第八步，数字零频基带杂波调制：将经采样、数字下变频、滤波、抽样后的基带零中频信号写入存储器中，在杂波开始距离时刻将数据从存储器中读出，并和基带杂波调制数据作复乘，一个距离分辨单元复乘一次，直到杂波终止距离时刻结束；
第九步，杂波信号合成：采用直接系数法对每一路数据进行归一化处理，即：根据每一路杂波序列在合成后杂波中所占的分量进行系数分配，系数之和为1，将每一路系数和自身相应的杂波序列相乘，然后将多路杂波调制数据进行直接相加；
第十步，杂波输出：合成后的中频杂波序列经过带通滤波器滤波后，根据第三步确定的插值率进行二次插值，由dac变换成模拟杂波信号。
进一步地，第四步所述确定上下本振频率及滤波器参数，具体如下：
数字下变频后应对基带i、q信号进行抗混叠低通滤波，将基于fs/2对称的其它非第一采样域信号滤除，信号经正交下变频后通带为b/2，b为信号带宽，将过渡带从b/2一直延伸至fs/2，阻带抑制为adc的有效动态，纹波根据具体指标确定；上变频的本振频率应叠加多普勒频率，若原始信号处于奇数奈奎斯特采样域，叠加符号不变，若原始信号处于偶数奈奎斯特采样域叠加符号相反；在上变频之前有抽取则进行插值，没有抽取就不插值；
经数字上变频后，要求带通滤波，滤波器的通带中心频率即为下变频本振频率lo，通带为lo±b/2，阻带截止分别为lo+b/2-fds'，lo+fds'-b/2，fds'为抽取后的采样率。
进一步地，第五步所述产生杂波基带调制序列，具体如下：
采用零记忆非线性变换zmnl法来产生杂波基带调制序列，即：独立的白谱复高斯随机过程x经过滤波器
进一步地，第六步所述确定杂波调制方法，具体如下：
采用多散射点合成的方式进行杂波信号的调制：首先，按雷达分辨单元对杂波区域进行划分，对每一个杂波单元计算其平均rcs面积，根据信号采样时间从杂波基带调制数据中选择该杂波单元在该时刻的rcs，用各杂波单元rcs分别对采样信号进行调制，并按杂波单元距离远近进行延时叠加，实现采样信号的基带杂波调制。
本发明与现有技术相比，其显著优点是：(1)采用软硬结合的方式，通过自适应处理，在不改变硬件和设计的前提下，产生用户所需的各种基带杂波信号；(2)硬件结构简单，采用软件无线电构架，设计灵活；(3)可以分别针对高分辨率、低分辨率雷达采用不同的基带杂波生成方式。
附图说明
图1是本发明的雷达基带杂波生成装置的电路组成框图。
图2是本发明的雷达基带杂波生成实现原理框图。
具体实施方式
下面结合附图对本发明作进一步详细描述。
如图1所示，本发明雷达基带杂波生成装置，包括fpga1、adc2、dac3、存储器4、时钟分配器5和通信接口电路6，所述fpga1同时与存储器4、adc2、dac3、时钟分配器5和通信接口电路6双向互联，时钟分配器5的第一输出端与adc2的时钟输入端相连，时钟分配器5的第二输出端与dac3的时钟输入端相连，adc2的信号输入端输入外部雷达中频信号，dac3的信号输出端输出基带杂波信号，时钟分配器5时钟信号输入端接收外部时钟信号，fpga1的触发信号输入端接外部触发信号；
所述fpga1，用于硬件初始化，控制时钟分配器5产生时钟信号，在触发信号的同步下，控制adc2采样外部雷达中频信号，形成数字中频序列，中频序列经数字解调后存入存储器4，fpga1通过通信接口电路6接收外部杂波参数及基带杂波调制序列完成基带杂波调制，控制dac3生成基带模拟杂波信号，同时将硬件工作状态以及外部输入的杂波参数通过通信接口电路6输出；
所述adc2，用于采样外部雷达中频信号，形成数字中频序列，并传给fpga1；
所述dac3，用于恢复中频基带杂波信号，生成模拟基带杂波信号并输出；
所述存储器4，用于存储经fpga1所处理后的数字基带杂波序列；
所述时钟分配器5，用于接收外部输入时钟或自身产生时钟，经过倍频、分频处理后分别给fpga1、adc2、dac3提供输入时钟信号；
所述通信接口电路6，用于给外部提供接口、通信物理层和协议层链路。
由于fpga要做大量的运算和通信，需采用容量大、资源多、速度快的器件。
adc的采样率根据所产生基带杂波的带宽和中心频率来选择，在满足信号带宽和中心频率的前提下，选择低采样率的器件，以减少数据量和运算量。一般情况下，可以根据带通采样定理来确定adc的采样率。若adc的模拟带宽足够宽，能覆盖第二、第三，甚至更高的奈奎斯特采样域，尽量选用第二或第三奈奎斯特采样域，这样采样率就会低很多。实现数字下变频时，本振频率采用采样折叠后的中心频率(第一奈奎斯特采样域中心频率)，如对中频150mhz，带宽40mhz的信号可以采用200mhz采样率，本振频率为50mhz；对中频1800mhz，带宽1000mhz的信号可以采用2400mhz采样率，本振频率为600mhz。adc的位数根据信号动态来确定，adc的有效位每增加一位，动态增加6db，如要求60db动态，则有效位为10位，adc的实际位数为12位或以上。
存储器是用来存储经adc采样后的数据，可以是直接采样后的数据，也可以是直接采样经数字下变频后的数据。存储直接采样后的数据只要求存储1路，数据量为原始数据量。存储下变频后的数据要求存储i、q两路，若不抽取，数据量是原始数据量的两倍；若抽取，数据量是原始数据量的两倍除以抽取率。一般情况下，在后续的处理中，若采样率满足小于4倍带宽的情况，不需要抽取，存储直接采样后的数据；若采样率满足等于或大于4倍带宽以上的情况，需要抽取，存储经下变频后的数据。存储器选取根据延迟、速度、效率等因素，一般采用qdr2sram或qdr2+sram(二代四端口同步静态随机存储器或增强型二代四端口同步静态随机存储器)，在存储容量要求比较大(脉冲很宽的情况，如大于10ms以上)的情况下，则采用ddrsdram(双倍数据率同步动态随机存储器)，也可以两者结合。
dac的采样率根据adc的采样率来确定，若被采样信号为adc的第二、第三甚至更高的奈奎斯特采样域，dac的等效采样率(dac自身插值率乘上采样率)应为adc采样率的两倍，以保证dac的输出信号落在第一奈奎斯特采样域，如中频150mhz，带宽40mhz的信号，adc采样率为200mhz，dac等效采样率应为400mhz；中频1800mhz，带宽1000mhz的信号，adc采样率2400mhz采样率，dac等效采样率应为4800mhz。dac的位数一般不低于adc的位数。
时钟分配器，包括以下两种情况：1)在作相参杂波生成时，由外部系统提供时钟，由于外部系统提供的时钟有可能是一个频率很高的(如上ghz或数ghz)射频时钟，也有可能是一个频率相对较低的(如100mhz甚至更低)基准时钟，而adc、dac、的采样时钟和fpga的输入时钟，可能和外部提供的时钟不一致，需要时钟分配器作一定的变换。对于射频时钟，一般作分频处理，对于基准时钟，一般作锁相倍频后再作分频处理。如要求adc采样时钟200mhz，dac采样400mhz，fpga输入时钟200mhz，当外部输入射频时钟为2ghz，则要求时钟分配器对2ghz时钟分别作10分频，5分频，10分频处理；当外部输入基准时钟为100mhz时，可以将基准时钟锁相倍频至2ghz，后再作相应的分频处理。为了简化系统设计，也可以直接由外部分别提供adc、dac所需的采样时钟以及fpga的输入时钟。2)在作非相参杂波生成时，外部系统无需提供时钟，由装置自身提供时钟。无论哪种情况，时钟分配器都能够提供给adc、dac正确的采样时钟，以及提供给fpga正确的输入时钟。
通信接口电路用于实现与外围部件的通信，根据不同应用场合和情况，可以采用标准总线接口，如pcie，pci，rapidio或自定义接口，如lvds，ttl等。
下面对本发明的实现原理进行详细说明，如图2所示，在外部输入时钟为2ghz的情况下，要求通过该装置产生中频为150mhz，信号带宽为40mhz，距离延迟精度10ns，动态为60db的基带杂波信号。
第一步，确定adc、dac的采样时钟以及fpga的输入时钟。原始信号频率为150mhz，本装置adc采样时钟确定为200mhz，根据采样定理，原始信号处在第二奈奎斯特采样域。dac的采样时钟确定为400mhz，经插值后dac输出信号可保证处在第一采样域。fpga的采样时钟确定为200mhz，实现距离延迟10ns控制精度。
第二步，确定数字上下变频本振频率。adc采样时钟为200mhz，原始信号为150mhz，落在第一奈奎斯特采样域的镜像信号中心频率为50mhz。因此，本装置下变频的中心频率确定为50mhz，上变频的本振频率确定为50mhz±fd(fd为上变频时要叠加的多普勒频率)。
第三步，确定抽取率和插值率。本装置抽取率确定为4，插值率确定为2，具体如下：经数字下变频，信号i、q带宽均为20mhz，而此时的数据率(可以等效为采样率)为200mhz，根据采样定理可知，采样率大于两倍带宽就能保证频谱不混叠，取采样率为带宽2.5倍，即50mhz，可确定本装置抽取率为4。上变频之前，第一级插值率和抽取率一致为4，即将数据率变为200mhz，插值方式可以是基零插值，也可以是原始插值，为了不损失功率和减少滤波器设计，本装置采用原始插值方式。在经过数字上变频和带通滤波后，此时基带杂波信号原始频率为50mhz，根据采样理论可知，在基于每一个fs/2(fs为采样率)对称出现镜像信号，即150mhz，250mhz，350mhz等等。由于信号最终输出的中心频率应在dac第一奈奎斯特采样域，最终输出的基带杂波信号为150mhz，而经数字上变频后的基带杂波信号是50mhz，因此进行二次反向插值，反向插值是一种上变频，将提高第二、第三奈奎斯特采样域信号功率。dac最终采样率为400mhz，在反向插值前，数据率为200mhz，所以反向插值率为2。
第四步，确定上下本振频率及滤波器参数。本装置低通滤波器具体参数为：通带20mhz、过渡带20mhz～100mhz、阻带抑制-60db、通带纹波1db。从前面的叙述中可以得出，无论原始信号处在哪个奈奎斯特采样域，下变频的本振频率都为经过信号采样后，处于第一奈奎斯特采样域的中心频率，因此下变频本振信号可能是镜像频率(当采用欠采样时)，也可能是原始频率(当采用过采样时)。在200mhz采样150mhz中频信号的情况下，数字下变频本振频率为50mhz，数字下变频后需对基带i、q信号进行抗混叠低通滤波，将基于fs/2对称的其它非第一采样域信号滤除，以保证其信号不混叠，信号经正交下变频后通带为b/2(b为信号带宽)；为了减少滤波器阶数，将过渡带从b/2延伸至fs/2，阻带抑制为adc的有效动态，纹波根据具体指标确定，一般为0.5db至1db，所以低通滤波器具体为：通带20mhz，过渡带20mhz～100mhz，阻带抑制-60db，通带纹波1db。上变频的本振频率应叠加多普勒频率，若原始信号处于奇数奈奎斯特采样域，叠加符号不变；若原始信号处于偶数奈奎斯特采样域，叠加符号相反，本案例相反。在上变频之前在如果有抽取的情况，需要进行插值；如果没有抽取的情况，不需要进行插值。若不需要进行插值，则不作cic滤波。经数字上变频后，需要进行带通滤波，滤波器的通带中心频率即为下变频本振频率lo，通带为lo±b/2，阻带截止分别为lo+b/2-fds'，lo+fds'-b/2(fds′为抽取后的采样率)，所以本案例为20mhz，80mhz，阻带抑制-60db，通带纹波1db。
第五步，产生杂波基带调制序列。本装置采用zmnl(零记忆非线性变换)法来产生杂波基带调制序列，即：独立的白谱复高斯随机过程x经过滤波器
第六步，确定杂波调制方法。杂波调制方法有点目标产生法、多散射点合成法、卷积法，本装置采用多散射点合成的方式进行杂波信号的调制。首先，按雷达分辨单元对杂波区域进行划分，对每一个杂波单元计算其平均rcs面积，根据信号采样时间从杂波基带调制数据中选择该杂波单元在该时刻的rcs，然后用各杂波单元rcs分别对采样信号进行调制，并按杂波单元距离远近进行延时叠加，实现采样信号的基带杂波调制。
第七步，确定通信接口电路通信方式。可以采用标准总线接口pcie，pci，rapidio或自定义接口，如lvds，ttl等，视不同应用场合和情况确定。考虑装置的实时性本例中采用lvds串行源同步方式。第八步，数字零频基带杂波调制。将经采样、数字下变频、滤波、抽样后的基带零中频信号写入存储器中，在杂波开始距离时刻将数据从存储器中读出，并和基带杂波调制数据作复乘，一个距离分辨单元复乘一次，直到杂波终止距离时刻结束。
第九步，杂波信号合成。本装置采用直接系数法对每一路数据进行归一化处理，首先根据每一路杂波序列在合成后杂波中所占的分量进行系数分配，系数之和为1，将每一路系数和自身相应的杂波序列相乘。然后将多路杂波调制数据进行直接相加。归一化处理解决了因dac的位数有限造成的多路数据直接相加而产生的dac数据溢出问题。
上变频后杂波信号的合成。经过调制后的杂波序列进行插值、滤波、上变频后，变成一路或几路中频杂波序列，每一路杂波序列可能代表一种类型的杂波，对于高分辨雷达来说，有可能只代表一个距离单元上的一个散射点。杂波是多个散射点合成后的面目标或体目标，杂波序列最终要合成。对于一个线性因果系统而言，合成序列最简单的方式是相加，但dac的位数是有限的，因此dac的动态也是一个常数，多路数据直接相加会造成dac数据溢出，因此对于每一路数据都应进行归一化处理，最简单的归一化处理是直接系数法，即根据每一路杂波序列在合成后杂波中所占的分量进行系数分配，系数之和为1，每一路系数和自身相应的杂波序列相乘。
第十步，杂波输出。合成后的中频杂波序列经过带通滤波器滤波后，根据第三步确定的插值率由dac进行二次插值，最后由dac变换成模拟杂波信号。
经过合成后的中频杂波序列一般要经过带通滤波器(参数在第四步已经确定)，滤波后的序列在输入给dac之前根据第三步确定的插值率进行二次插值，二次插值也可以由dac本身来完成，一般取决于dac的工作模式，dac本身具有插值模式的，用户无需插值，当无插值模式时，用户需插值，无论插值与否，最终dac的等效采样率应满足采样定理，且信号落在第一奈奎斯特采样域。对于150mhz的杂波信号而言，dac的采样率为400mhz，而合成的杂波序列数据率仅为200mhz，因此需基2反向插值，将数据率提高到400mhz，最终将数据输入给dac，变换成模拟杂波信号。