本实用新型涉及电流互感领域，具体涉及一种电流互感器饱和补偿装置。
背景技术：
随着国家电网的智能化发展，电流互感器在电能统计和电网监测中起着越来越重要的作用。在实际应用中，由于一次侧电流中含有直流分量、剩磁、一次侧电流超过额定值和故障电流等，导致二次侧的波形畸变失真，引起二次侧设备误操作，对电力系统造成严重影响，所以饱和补偿的意义重大。目前有很多饱和补偿的方法，如形态学骨架，神经网络等，饱和补偿应用广泛，是处理二次侧电流失真的重要手段。
技术实现要素：
本实用新型的目的是：提供了一种电流互感器饱和补偿装置，补偿故障电流等引起的二次侧电流信号失真，可实现实时性补偿。
本实用新型的技术方案是：本实用新型的一种电流互感器饱和补偿装置，包括模数转换电路，FIFO存储电路，电平转换电路，数据、地址及控制总线，FLASH存储电路，SRAM存储电路，监控电路，FPGA控制电路和DSP控制电路。其结构特点在于：
模数转换电路采用AD9240芯片，用于将模拟信号转化为数字信号，与FIFO存储电路相连；
FIFO存储电路采用CY7C68013芯片，用于暂时存储AD的采样结果，起到数据缓冲作用，与模数转换电路和电平转换电路相连；
电平转换电路采用SN74LVC16245A芯片，起到端口电平转换作用，与FIFO存储电路和数据、地址及控制总线相连；
FLASH存储电路采用SST39VF400A芯片，用于存储数据且可以通过写入指令来擦除或更改储存的内容，与数据、地址及控制总线相连；
SRAM存储电路采用IS61LV25616芯片，用于存储中间变量，与数据、地址及控制总线相连；
监控电路采用MAX706T芯片，用于完成上电复位和异常情况的处理，与FPGA控制电路和DSP控制电路相连；
FPGA控制电路采用EP4CE6F17C8芯片，用于实现嵌入式系统的时序逻辑和组合逻辑设计，与监控电路、DSP控制电路和数据、地址及控制总线相连。
DSP控制电路采用TMS320VC33芯片，用于嵌入饱和补偿算法并实现算法，与监控电路、FPGA控制电路和数据、地址及控制总线相连；
进一步方案是：上述的FPGA控制电路包括采样控制单元、初始化控制及异常情况处理单元、地址译码与读写控制单元。上述的DSP控制电路包括boot-loader单元、CPU、总线控制寄存器、定时器和RAM存储单元；
进一步的方案是：上述的模数转换电路的的VINA~VINB端口用于接收输入的模拟信号，模数转换电路的DB0~DB13端口与FIFO储存电路的DB0~DB13端口相连；
上述的FIFO储存电路的Q0~Q13端口与电平转换电路的Q0~Q13端口相连，FIFO存储电路的EF与FPGA控制电路相连；
上述的监控电路的WDO与FPGA控制电路相连，监控电路的RESET同时与FPGA控制电路和DSP控制电路相连；
上述的FPGA控制电路的OE和FLCE分别与FLASH存储电路的OE和CE相连，FPGA控制电路的SL0~SL13和ADR1分别与模数转换电路的SL0~SL13和RD相连，FPGA控制电路的FIFOEN和FIFOW分别与FIFO存储电路的R和W相连，FPGA控制电路的FIFOEN与电平转换电路的G相连；FPGA控制电路的WDI与监控电路的WDI相连；
上述的DSP控制电路的A0~A17与FLASH存储电路的A0~A17相连，DSP控制电路的D0~D15、R/W、PAGE2分别与SRAM存储电路的D0~D15、WE和OE(CE)相连，DSP控制电路的TCLK0与模数转换电路的CONVST相连，DSP控制电路的D18~D31与电平转换电路的A0~A13相连；
本实用新型具有积极的效果：（1）本实用新型的一种电流互感器饱和补偿装置，在硬件上采用DSP作为主要控制单元，采用FPGA实现嵌入式系统的时序逻辑和组合逻辑设计，实现饱和补偿的实时性。（2）本实用新型的一种电流互感器饱和补偿装置，用于对二次侧电流信号进行饱和补偿，成本低，效果好。（3）本实用新型的一种电流互感器饱和补偿装置，可根据实验要求，将具体补偿算法嵌入到DSP中即可，补偿方法不受限制，应用灵活。
附图说明
图1为本实用新型的饱和补偿装置结构示意图。
图2为本实用新型的模数转换电路连接图。
图3为本实用新型的FIFO存储电路连接图。
图4为本实用新型的电平转换电路连接图。
图5为本实用新型的FLASH存储电路连接图。
图6为本实用新型的SRAM存储电路连接图。
图7为本实用新型的监控电路连接图。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细说明。
（实施例1）
见图1，电流互感器饱和补偿系统包括模数转换电路，FIFO存储电路，电平转换电路，数据、地址及控制总线，FLASH存储电路，SRAM存储电路，监控电路，FPGA控制电路和DSP控制电路；
FPGA控制电路包括采样控制单元、初始化控制及异常情况处理单元和地址译码与读写控制单元，与监控电路、DSP控制电路和数据、地址及控制总线相连。FPGA型号采用Alter公司的低功耗芯片EP4CE6F17C8；
DSP控制电路包括boot-loader单元、CPU、总线控制寄存器、定时器和RAM存储单元，与监控电路、FPGA控制电路和数据、地址及控制总线相连。DSP型号采用低价位的32位浮点DSP芯片TMS320VC33；
见图2，模数转换电路采用AD9240芯片，用于将模拟信号转化为数字信号，VINA~VINB端口接收输入的模拟信号，FPGA控制电路的SL0~SL13端口决定模拟输入信号的精度，模数转换电路的采样触发信号由DSP的定时器0提供，采样结果的输出由FPGA控制电路的ADR1控制。模数转换电路的BUSY为标志信号，表示采样的起始和结束；
见图3，FIFO存储电路采用CY7C68013芯片，用于暂时存储AD的采样结果。存储电路的读写控制信号分别来自FPGA控制电路的FIFOEN和FIFOW，Q0~Q13输出读指针所指存储单元的数据，DB0~DB13的数据将输入写指针所指的存储单元；
见图4，电平转换电路采用电平转换芯片SN74LVC16245A，用于将FIFO存储电路的电平转换；其中Q0~Q13接收来自FIFO存储电路的电平信号，A0~A13输出电平转换结果；
见图5，FLASH存储电路的读写使能信号OE、WE和CE由FPGA控制，数据信号由DSP控制。在该FLASH存储电路中，采用SST39VF400A芯片，工作电压为2.7V~3.6V，存储大小为256K16bit；
见图6，SRAM存储电路采用CMOSE低功耗芯片IS61LV25616，用于存储中间变量，通过DSP 的R/W和PAGE2控制其读写操作，其中，PAGE2作为SRAM的片选信号和读使能信号，R/W作为SRAM的写使能信号；
见图7，监控电路的刷新信号WDI由FPGA控制电路提供，其输出信号WDO送至FPGA控制电路中。DSP控制电路和FPGA控制电路的RESET均和监控电路的RESET相连；
综上所述，本实施例的一种电流互感器饱和补偿装置，饱和补偿的过程是首先对系统进行初始化，二次侧电流信号经过滤波去噪后传送至模数转换电路，在模数转换电路实现模拟信号转换成数字信号，将数据传送至FIFO存储电路暂存，在电平转换电路实现电平的转换后数据传送至DSP中，FLASH存储电路和SRAM存储电路将数据和变量储存，在FPGA控制电路的时序逻辑和组合逻辑下完成二次侧电流信号的饱和数据补偿。
以上是对本实用新型的具体实施方式说明，而非对本实施新型的限制，有关技术领域的技术人员在不脱离本实用新型的精神和范围的情况下，是可以做出各种变换和变化而得到相应的同等的技术方案，因此所有等同的技术方案均应该归入本实用新型的专利范围。