基于备份电路的原位老化传感器及老化监测方法与流程
本发明涉及电路老化监测领域，尤其涉及一种适用于军用电子设备的基于备份电路的原位老化传感器及老化监测方法。
背景技术：
集成电路进纳米时代后面临着越来越多的挑战，特别是随着集成度的提高，器件参数随着时间的改变将会带来越来越大的影响(例如磨损，晶体缺陷累计，辐射，老化等)，使得纳米技术中的随机效应变大，从而在电路中表现为可变性，导致更严重的错误率，严重影响着电路的可靠性。
军事电子设备中对电路可靠性有着较高的要求，特别是以处理器为代表的控制运算电路，其老化的表现主要体现在关键路径时序增长：而其失效则一方面表现为关键路径长度超过时钟周期，导致触发器采样到错误的信号值，所以检测关键路径是否超过时钟周期成为了一种广泛的老化监测手段；而另一方面，失效也表现在随着老化的加剧，电路中原本隐藏的制造缺陷被引发，比如互连线开路短路等。
当前电路老化监测采用的片上老化传感器主要为复制电路老化传感器、基于路径延迟测量的原位老化传感器以及基于时序错误监测的原位老化传感器。传统的复制电路老化传感器受到集成电路工艺偏差的极大影响，从而导致复制电路无法准确代表原电路的老化情况，其测量结果不可靠；由于电路温度随负载变化的不确定性，导致传统的原位老化传感器无法精确测量电路的真实老化情况；基于路径延迟测量的原位老化传感器由于需要引入延迟链，带来较大的芯片面积开销，从而对被监测电路性能产生较大的影响。
技术实现要素：
为了解决上述问题，本发明提出基于备份电路的老化监测方法，设置与原电路组合逻辑单元相同的备份组合逻辑单元，非测试状态下，所述原电路组合逻辑单元接入两级寄存器之间正常工作，所述备份组合逻辑单元处于空闲状态；在不同时刻ti(i＝0、1、2、···)分别对所述原电路组合逻辑单元和所述备份组合逻辑单元进行测试，得到不同时刻ti下两者的总延时值；将tn时刻下两者的总延时值与tm(n＞m)时刻下两者的总延时值分别进行对比，利用备份组合逻辑单元的对比值修正原电路组合逻辑单元的对比值，得到由时刻tm至时刻tn的原电路组合逻辑单元的老化系数λ，tn时刻组合逻辑单元的总延迟值表示为：
式中，
对所述原电路组合逻辑单元和所述备份组合逻辑单元进行测试的方法为：
原电路组合逻辑单元测试步骤：将备份组合逻辑单元接入两级寄存器之间使电路继续正常工作，同时将原电路组合逻辑单元连接成环形振荡器；使能振荡器，对每一个振荡周期进行计数，并根据计数值计算出当前状态下原电路组合逻辑单元的总延迟值droo；
备份组合逻辑单元测试步骤：使原电路组合逻辑单元处于两级寄存器之间使电路正常工作，将备份组合逻辑单元连接成环形振荡器；使能振荡器，对每一个振荡周期进行计数，并根据计数值计算出当前状态下备份组合逻辑单元的总延迟值drob。
形成环形振荡器的方法为：将组合逻辑单元待测试路径的输出与使能信号连接，再接入到该路径的输入，并使所述待测试路径的输入与输出反相，将其余路径的输入接常数信号，仅激活待测试路径。
原电路组合逻辑单元的总延迟值droo和备份组合逻辑单元的总延迟值drob均按照以下公式计算：
式中，dro为组合逻辑单元的总延迟值，fbase为基准时钟频率，nbase为计数持续周期，nro为计数值。
修正过程包括获取温度增幅比：备份电路长时间处于未激活状态，其总延迟值仅受温度影响，老化系数λ为1，通过对比tn时刻备份组合逻辑单元的总延迟值与tm时刻备份组合逻辑单元的总延迟值得到温度增幅比β：
式中，
修正tn时刻原电路组合逻辑单元的总延迟值：原电路组合逻辑单元的总延迟值受电路老化和温度的影响，通过引入备份电路消除温度对测试值的影响，得到修正后的总延迟值：
式中，
获取老化系数λn的方法为：将原电路组合逻辑单元tn时刻的总延迟值与tm时刻的总延迟值进行比较，消除反馈延迟的影响，得到路径延迟的变化量：
式中，
以时刻tm的路径延迟为基础，对后续时刻的路径老化进行测定，得到由时刻tm至时刻tn的原电路组合逻辑单元的老化系数：
式中，
基于备份电路的原位老化传感器，原电路组合逻辑单元接入两级寄存器之间正常工作，包括备份组合逻辑单元、多个多路复用器和计数器；第一级寄存器的输出端分别连接第一多路复用器的第一输入端和第二多路复用器的第一输入端，第一多路复用器的输出端连接原电路组合逻辑单元的输入端，原电路组合逻辑单元的输出端分别连接至第三多路复用器的第一输入端、第四多路复用器的第一输入端和第一多路复用器的第二输入端；第二多路复用器的输出端连接备份组合逻辑单元的输入端，备份组合逻辑单元的输出端分别连接至第三多路复用器的第二输入端、第四多路复用器的第二输入端和第二多路复用器的第二输入端；第四多路复用器的输出端连接计数器。
本发明的有益效果在于：在测试模式下，通过备份电路与原电路的交替工作与交替测量，保证了电路的性能不受影响，抵消了工艺、温度对老化监测的影响，实现了高精度的老化测量，保障了军用电子设备电路的高可靠性，能够及时发现电路的隐患。
附图说明
图1是基于备份电路的电路原位老化传感器结构示意图；
图2是非测试状态下结构示意图；
图3是原电路组合逻辑单元测试状态下结构示意图；
图4是备份组合逻辑单元测试状态下结构示意图；
图5是测试总过程图；
图6是环形振荡器结构示意图；
图7是环形振荡器原理图；
图8是实施例一的测量过程时序图；
图9是最快老化速率路径确定流程图；
图10是实施例二总体结构示意图。
具体实施方式
为了使本领域的技术人员更好地理解本发明的技术方案，下面结合附图和具体实施例对本发明作进一步的详细说明。
现代数字集成电路均在rtl级即寄存器传输级设计，无论是流水线结构或者其他任何结构，其电路逻辑基本单元基本由寄存器与寄存器之间的组合逻辑电路组成，而电路的老化往往发生在组合逻辑电路单元部分。为了有效地抵消工艺、电压、温度对老化监测的影响，以及尽可能保证在线测试时的电路性能，本发明提出了基于备份电路的原位老化传感器及老化监测方法。
基于备份电路的老化监测方法，设置与原电路组合逻辑单元相同的备份组合逻辑单元，非测试状态下，所述原电路组合逻辑单元接入两级寄存器之间正常工作，所述备份组合逻辑单元处于空闲状态；在不同时刻ti(i＝0、1、2、···)分别对所述原电路组合逻辑单元和所述备份组合逻辑单元进行测试，得到不同时刻ti下两者的总延时值；将tn时刻下两者的总延时值与tm(n＞m)时刻下两者的总延时值分别进行对比，利用备份组合逻辑单元的对比值修正原电路组合逻辑单元的对比值，得到由时刻tm至时刻tn的原电路组合逻辑单元的老化系数λ，tn时刻组合逻辑单元的总延迟值表示为：
式中，
一个实施例如图一所示的基于备份电路的原位老化传感器，原电路组合逻辑单元接入两级寄存器之间正常工作，包括备份组合逻辑单元、多个多路复用器和计数器；第一级寄存器的输出端分别连接第一多路复用器的第一输入端和第二多路复用器的第一输入端，第一多路复用器的输出端连接原电路组合逻辑单元的输入端，原电路组合逻辑单元的输出端分别连接至第三多路复用器的第一输入端、第四多路复用器的第一输入端和第一多路复用器的第二输入端；第二多路复用器的输出端连接备份组合逻辑单元的输入端，备份组合逻辑单元的输出端分别连接至第三多路复用器的第二输入端、第四多路复用器的第二输入端和第二多路复用器的第二输入端；第四多路复用器的输出端连接计数器。
本实施例中，备份组合逻辑单元与原电路组合逻辑单元在rtl级代码上其完全相同，电路综合后组成相同，并且布局布线后物理位置邻近，通过控制备份组合逻辑单元与原电路组合逻辑单元输入、输出，实现电路的不同功能，备份电路共有三种状态，代替原电路工作状态、冷备状态和振荡测试状态。
非测试状态下即电路的正常工作状态下的等效电路图如图二所示，通过控制输入与输出两处多路复用器的选择端口，使原电路组合逻辑单元接入两级寄存器之间正常工作，而将备份组合逻辑单元通过电源门控制移除其v_dd，避免输入固定而带来的bti老化。
对所述原电路组合逻辑单元和所述备份组合逻辑单元进行测试过程为：
原电路组合逻辑单元测试步骤：将备份组合逻辑单元接入两级寄存器之间使电路继续正常工作，同时将原电路组合逻辑单元连接成环形振荡器；使能振荡器，对每一个振荡周期进行计数，并根据计数值计算出当前状态下原电路组合逻辑单元的总延迟值droo；
如图三所示，通过控制多路复用器，将备份组合逻辑单元接入两级寄存器之间使电路继续正常工作，同时将原组合逻辑单元特定输出与输入连接，形成环形振荡器，并将振荡信号作为时钟接入计数器，实现每一个振荡周期计数器加1。通过读取固定时间内由振荡产生的计数器数值，最终计算出环形振荡器的振荡频率，而通过振荡器的振荡频率则可计算出电路当前状态下的真实准确的延迟。
备份组合逻辑单元测试步骤：使原电路组合逻辑单元处于两级寄存器之间使电路正常工作，将备份组合逻辑单元连接成环形振荡器；使能振荡器，对每一个振荡周期进行计数，并根据计数值计算出当前状态下备份组合逻辑单元的总延迟值drob。
如图四所示，使原电路接入寄存器之间正常工作，同时将备份电路接成环形振荡器测试振荡频率，继而计算电路延迟。
本实施例的测试总过程如图五所示，电路从非测试状态进行原电路测试状态，使原电路起振，使能计数器进行计数，并对采集计数器的计数值，采样完成后使计数器复位；准备进入备份电路测试状态，使备份电路起振，使能计数器进行计数，并对采集计数器的计数值，采样完成后是计数器复位，完成测试。
形成环形振荡器的方法为：将组合逻辑单元待测试路径的输出与使能信号连接，再接入到该路径的输入，并使所述待测试路径的输入与输出反相，将其余路径的输入接常数信号，仅激活待测试路径。
形成环形振荡器如图六所示，需要先通过特定算法找出需要测试的老化速率最快的路径，将此路径的输入接上输出，同时经过对电路逻辑的分析，将电路其他相关输入置为特定状态，使电路等效为一串奇数个反相器链，从而形成环形振荡器。以(a)中一串与非门链为例，将输出与第一级与非门的一个输入相连，同时将其他输入置为‘1’，并将与关键路径无关的其他逻辑路径输入输出悬空放置，则等效成为(b)所示的反相器链环形振荡器。
如图七所示，整个环形振荡器的延迟由两部分组成：其一是组合逻辑中的路径延迟dpath，这也是最终需要测量的延迟；其二是由ro_out反馈至与门的互连线延迟dloop，由于有使能信号en的控制，反馈电路仅仅只在测量阶段被激活，因此可以认为dloop的值几乎没有改变，也为后面通过计算抵消此延迟继而得到dpath准确延迟提供了条件。因此，一个周期需要两个dpath与两个dloop：
原电路组合逻辑单元的总延迟值droo和备份组合逻辑单元的总延迟值drob均按照以下公式计算：
式中，dro为组合逻辑单元的总延迟值，fbase为基准时钟频率，nbase为计数持续周期，nro为计数值。
本实施例的测量过程时序图如图八所示，计数时间为
因此由t1时刻至t2时刻dpath的增量即可表示为：
本领域技术人员清楚温度变化会影响cmos器件的阈值电压与电子迁移率，但其中对延迟影响最大的为迁移率的改变，并且电路延迟增幅比为温度增幅比的α倍(1.2～2.0)。由以上可知，反馈部分dloop几乎不受老化，则：
式中，
修正过程包括获取温度增幅比：备份电路长时间处于未激活状态，其总延迟值仅受温度影响，老化系数λ为1，
式中，
通过对比tn时刻备份组合逻辑单元的总延迟值与tm时刻备份组合逻辑单元的总延迟值得到温度增幅比β：
式中，
修正tn时刻原电路组合逻辑单元的总延迟值：原电路组合逻辑单元的总延迟值受电路老化和温度的影响，通过引入备份电路消除温度对测试值的影响，得到修正后的总延迟值：
式中，
获取老化系数λn的方法为：将原电路组合逻辑单元tn时刻的总延迟值与tm时刻的总延迟值进行比较，消除反馈延迟的影响，得到路径延迟的变化量：
式中，
以时刻tm的路径延迟为基础，对后续时刻的路径老化进行测定，得到由时刻tm至时刻tn的原电路组合逻辑单元的老化系数：
式中，
寻找最快老化路径的方法如图九所示，将eda工具综合出的网表文件进行静态时序分析，得到延迟最高的路径集合，同时对电路网表进行仿真，得到电路中每个节点的温度，占空比与反转率，再结合关键路径，计算出每条路径的平均温度，平均占空比与平均反转率，并重新排序，依次筛选留下最高值的路径，最终得到目标路径集合。
本方案应用于risc-v处理器核老化传感器的第二实施例总体结构如图十所示，由于cpu在设计之初已经尽可能实现了流水线间各级电路的延迟均匀，因此需要在每一级电路中构建与原电路相同的备份电路，通过监控系统接口采集各级电路测试结果，并进行计算，实时监控各级电路的老化程度。
在测试模式下，本发明通过备份电路与原电路的交替工作与交替测量，保证了电路的性能不受影响，并且原电路下的老化测量能从根本上消除工艺的影响，用备份电路的测试数据能够有效的修正温度对原电路老化测量数据的影响，从而实现对处理器内部组合逻辑的老化进行高准确性与高精度的监测，有效地解决了集成电路工艺与温度带来的偏差，同时也保证了在线测试对处理器性能的较小影响。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，因此依本发明权利要求所作的等同变化，仍属本发明所涵盖的范围。
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