1.一种fpga可编程逻辑单元测试设备，其特征在于：包括nipcie工控机、用于clb电源拉偏测试、动态、静态功耗测试的电源模块、用于clb交流时间参数测试的示波器模块、clb测试板载硬件平台，所述nipcie工控机的输出端与clb测试板载硬件平台的输入端连接，所述clb测试板载硬件平台包括测试pcb、板上电源、激励fpga、有源晶振、ddr3缓存，待测fpga夹具，所述板上电源、激励fpga、有源晶振、ddr3缓存、待测fpga夹具设置在测试pcb上与测试pcb连接，所述板上电源为除去待测试fpga的整个测试pcb上的电路提供电源，所述电源模块的输入端与nipcie工控机的输出端连接，所述电源模块的输出端与待测fpga夹具的输入端连接，所述示波器模块的输入端与待测fpga的输出端连接，所述示波器模块的输出端与nipcie工控机的输入端连接。
2.根据权利要求1所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述nipcie工控机的输出端通过pcie延长线与clb测试板载硬件平台的输入端连接。
3.根据权利要求1所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述clb测试板载硬件平台为多个，最多4个测试平台，所述nipcie工控机的输出端与多块clb测试板载硬件平台的输入端分别连接。
4.根据权利要求1或3所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述待测fpga夹具为多个，最多4个测试夹具，所述测试pcb同时与多块待测fpga夹具连接。
5.根据权利要求1所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述电源模块为3upcie4x电源模块。
6.根据权利要求1所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述示波器模块为3upcie4x示波器模块。
7.根据权利要求1所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述示波器模块通过sma低损耗同轴线缆与测试pcb连接。
8.根据权利要求1所述的一种fpga可编程逻辑单元测试设备，其特征在于：所述激励fpga包括用于产生并处理传输层数据包,流控制管理，初始化、电源管理，数据保护，错误检查及重试，串行化，去串行化功能的pcieip核模块、用于事物层数据传输内容以及配置空间信息的pcieapp模块、用于对pcieapp模块的地址总线进行译码，产生不同的地址片选信号的地址编码模块、利用激励fpga内部的时钟硬核资源产生频率可调的激励时钟的时钟模块、用于解析cpu控制命令的clb测试fpga状态机模块、用于控制ddr3缓存，实现对待测试fpga测试用例的缓存的ddr3控制模块、用于发生误码和接收误码的误码测试模块，所述误码测试模块包括误码发生模块和误码接收模块、用于节省激励fpga的io脚的主串配置控制器模块、用于产生测试用例所需输入测试向量的测试向量发生模块。
9.一种如权利要求1所述的fpga可编程逻辑单元测试设备的使用方法，其特征在于，包括以下步骤：
s1：将nipcie工控机初始化，初始化电源模块，关闭待测试fpga的电源，初始化示波器模块，将示波器模块设置为为直流耦合、输入阻抗为1m、自动测试方式，将激励fpga上电后通过配置芯片完成配置过程，在激励fpga内部通过pcieip核模块与工控机进行交互工作，完成整个系统的初始化过程；
s2：设定需要测试的项目，选择对应测试用例下载到激励fpga的ddr3芯片中；
s3：设置电源模块输出待测试fpga所需要的1.2v，1.0v，1.8v，3.3v，2.5v电源,设置示波器模块的触发电平、采样频率；
s4：对被测fpga进行所选项目的测试；
s4.1：对被测fpga进行所选项目的功能测试，激励fpga以串行方式配置ddr3缓存中的测试用例到待测fpga芯片中，然后通过nipcie工控机发送控制命令，控制激励fpga中时钟模块根据测试需求产生特定频率时钟，在该时钟频率下，误码测试模块的误码发生模块产生的prbs序列作为待测试fpga的激励输入，该序列在待测试fpga的测试用例中处理后，输出串行序列，串行序列输出到误码测试模块的误码接收模块，通过在用户定义时间段内误码测试模块有无误码来确定是否通过该频率下的功能测试；
s4.2：对被测fpga进行所选项目的性能测试；
s4.2.1：对被测fpga进行所选项目的最大工作频率方面的性能测试,激励fpga以串行方式配置ddr3缓存中测试用例到待测试fpga中，然后通过nipcie工控机发送控制命令，控制激励fpga中时钟模块根据测试需求产生不同时钟，时钟按照最大频率设计指标进行折半发生，在该时钟频率下，误码测试模块的误码发生模块产生prbs序列作为待测试fpga的激励输入，该序列在待测试fpga测试用例处理后，输出到误码测试模块的误码接收模块，通过在用户定义时间段内误码测试模块有无误码来确定是否通过该频率下的功能测试；
s4.2.2:对被测fpga进行所选项目的输出延迟时间、占空比、输出上升、下降时间方面的性能测试，激励fpga以串行方式配置ddr3缓存中测试用例到待测试fpga中，然后通过nipcie工控机发送控制命令，控制激励fpga中时钟模块根据测试需求产生50m时钟作为待测试fpga的激励输入，将待测试fpga的测试用例通过sma连接线发送至到示波器模块，读取示波器模块上的时间参数；
s5：根据测试项目和测试项目对应的判决标准，判断测试过程为正常或异常，正常时，继续测试，异常时，根据判决标准确定退出或忽略；
s6：保存测试记录，跳转到第2步，继续下一个项目直至测试全部完成。