用于高速输入/输出容限测试的系统、方法和设备与流程

用于高速输入/输出容限测试的系统、方法和设备
1.优先权本公开是2020年1月31日提交的题为“用于高速输入/输出容限测试的系统、方法和设备(systems, methods, and devices for high-speed input/output margin testing)”的美国专利申请no. 16/778,249的部分继续申请，并且是2020年1月31日提交的题为“用于高速输入/输出容限测试的系统、方法和设备(systems, methods, and devices for high-speed input/output margin testing)”的美国专利申请no. 16/778,262的部分继续申请，并且还要求2020年11月9日提交的题为“用于高速输入/输出容限测试的系统、方法和设备(systems, methods, and devices for high-speed input/output margin testing)”的美国临时申请no. 63/111,533的权益，每个申请被通过引用而在其整体上合并于此。
技术领域
2.本公开涉及测试和测量系统，并且更特别地涉及用于对电气受测试设备(dut)执行高速电气容限测试的系统和方法。
附图说明
3.附图中的组件未必相对于彼此成比例。贯穿若干视图同样的参考标号指明对应的部件。
4.图1是图示根据示例实施例的其中可以实现用于高速输入/输出(i/o)容限测试的系统、设备和方法的实施例的示例环境的总体视图框图。
5.图2是图示根据示例实施例的示例特定技术的插入卡容限测试器的框图，该插入卡容限测试器符合外围组件互连pci express高速串行计算机扩展总线标准以对pci express (快速pci)主板插槽进行容限测试。
6.图3是图示根据示例实施例的具有符合pci express高速串行计算机扩展总线标准的插槽以对pci express插入卡进行容限测试的主板的框图。
7.图4是示出根据示例实施例的由高速i/o容限测试器执行的对受测试设备(dut)的示例容限测试的结果以及基于容限测试的结果标识可能的dut组装或生产问题的图表。
8.图5是示出根据示例实施例的由高速i/o容限测试器执行的受测试设备(dut)的另一示例容限测试的结果以及基于容限测试的结果标识可能的dut组装或生产问题的图表。
9.图6是图示根据示例实施例的具有多个接口的通用容限测试器的框图，所述多个接口被配置为线缆连接到至少一个测试固定装置以评估dut的多通道高速i/o链路在发送(tx)和接收(rx)这两个方向上的电气容限。
10.图7是根据示例实施例的用于测试dut的多通道高速i/o链路在tx和rx两个方向上的电气容限的容限测试器的较低层级框图。
11.图8是根据示例实施例的所配置的现场可编程门阵列(fpga)的示例的框图，该现场可编程门阵列可以被使用在用于测试dut的多通道高速i/o链路在tx和rx两个方向上的
电气容限的容限测试器的控制器中。
12.图9是根据示例实施例的fpga的示例输出驱动选项的框图，该fpga可以被使用在用于测试dut的多通道高速i/o链路在tx方向上的电气容限的容限测试器的控制器中。
13.图10是根据一个示例实施例的用于对dut进行容限测试的示例方法的流程图。
14.图11是根据一个示例实施例的用于基于对dut的多通道高速i/o链路在tx和rx两个方向上的电气容限进行容限测试来标识可能的dut组装或生产问题的示例方法的流程图。
15.图12是根据一个示例实施例的用于基于用户可选择的选项发起由容限测试器执行电气容限的评估的示例方法的流程图。
16.图13是根据一个示例实施例的用于提供校准的容限测试器的示例方法的流程图。
17.图14是根据一个示例实施例的用于配置用于运行容限测试的dut的示例方法的流程图。
18.图15是根据示例实施例的用于测试dut的多通道高速i/o链路在tx和rx两个方向上的电气容限的容限测试器的另一较低层级框图。
19.图16a和图16b分别图示链路训练状态对于在发送方向和接收方向上的容限的绘图。
具体实施方式
20.电气设备的设计者和制造商要求测试和测量仪器以及适当的测试过程以确保设备正确地工作。这样的测试可以是在设计新设备的工程表征阶段期间完成的，以便例如将设备的实际电气性能与仿真性能进行比较以确保设备如所设计的那样执行。这样的测试也可以是在工程设计结束之后在生产制造环境中完成的以便找出在每个所生产的设备中的任何制造缺陷。
21.许多电气设备被设计成包括高速i/o信号路径或总线。例如，现代个人计算机(pc)主板以及其它类型的电气设备经常包括高速串行pci express(还简称为pcie或pci-e)总线，这些总线是符合pci express高速串行计算机扩展总线标准并且根据其执行的总线。用于pci express标准的格式规范是由pci专门兴趣组(pci-sig)维护和开发的。这些总线典型地被用于在主板和插接到主板上的pcie连接器插槽或端口中的插入卡/子卡之间的通信。除了主板之外的许多其它电气设备也采用pcie总线和连接器以用于高速i/o。第4代(gen4或版本4)pcie设备可以实现达到16千兆传输每秒(gt/s)的带宽。第5代(gen5或版本5)pcie设备可以实现达到32gt/s的带宽。
22.pcie设备经由被称为互连或链路的逻辑连接进行通信。链路是两个pcie端口之间的点对点通信信道，允许同时的双向流量。在物理层级上，链路由一个或多个通道构成。低速pcie设备使用单通道(x1)链路，而诸如图形适配器的高速pcie设备典型地使用更宽和更快得多的16通道(x16)链路。通道由两个差分信令对构成，其中一对用于接收数据并且另一对用于发送。因此，每个通道由四条布线或信号迹线构成。常规地，使用误码率测试器(bert)和/或高速信号发生器和示波仪(示波器)来测试pcie设备的通道的性能。
23.在印刷电路板(pcb)的开发的工程台面(bench)测试和/或工程表征阶段中，对板设计高速路由(例如pcie互连)进行仿真，或者遵循设计“配方”或基准设计。然后通常构建
和测试预生产板样品。然而，由于成本、时间和复杂性约束，利用误码率测试仪器(bert)和示波器测试用于所有高速i/o的每个板样品和每个通道典型地是不可行的。特别是，用于测试诸如pcie的高速i/o标准的传统的bert和示波器随着数据速率的增加而在成本和复杂性上持续增加。用于一次测试单个pcie通道的单个tx和rx测试站可能花费超过一百万美元。这些仪器也难以用于传统的tx和rx测试和校准以及专家(经常是phd级)用户，并且要求大量的时间来确保正确地进行测量并且使仪器保持在良好的工作序列。作为这些约束的结果，传统的bert和示波器很少被使用在预生产硅、板、pcb和线缆的批量电气测试中，并且典型地根本不被用在生产测试中。
24.然而，随着如在32.0gt/s 下的pci express 5.0的i/o链路的数据速率增加，即使小的或微小的问题也显著影响这些i/o链路的性能的风险增加，并且如下的重要性增加：进行一些测试以标记每个预生产样品、端口和通道上的电气性能问题以在生产之前防止问题并且测试生产线上的每个单元上的电气性能以在它们导致客户的问题和退回之前捕捉生产相关的问题(不良部件等)。更进一步地，传统的bert和示波器一次仅允许在单个通道上进行测试，因此测试发生在与这些i/o链路——它们通常形成多通道链路并且在真实操作期间可能遭受显著的串扰和加载问题——的真实操作不同的环境中，即使在传统的bert和示波器测试的确/可能发生时这些问题也可能被该测试遗漏。同样，在制造测试环境中，当组装和测试给定设计的多个pcb时，生产线也由于成本、时间和复杂性约束而典型地不使用bert和示波器用于高速i/o测试。
25.因此，存在针对如下的增长的需要：能够筛选高批量预生产和生产部件并且标识其中电气特性已经改变足够多以至于影响操作的情况的新型仪器。如果与传统的bert和示波器相比该仪器是低成本、非常容易使用并且非常快速的并且能够在所有多通道i/o链路的标准操作状态下以全负载和串扰对所有多通道i/o链路进行操作，则该仪器具有最大价值。总之，知道针对每个高速i/o通道在每个方向上的电气容限(统计上有效的工作容限)在增加发现跨所有生产样品在设计(例如跨所有生产样品的每个通道)和组装(例如特定的板/通道实例)这两者上的问题的可能性方面具有价值。
26.一些常规的解决方案仅依赖于功能测试作为最佳近似(例如简单地插接在“黄金”或基准设备中并且测试链路将以全速出现)。其它公司针对其板使用在硅中的管芯上电气容限，但是这仅在一个方向上给予它们信息并且不像测试仪器那样被校准/表征并且留下大量工作来处理和理解插入卡中的单元到单元变化——它们为此目的而选择所述插入卡。
27.在此公开了用于高速输入/输出(i/o)容限测试的系统、设备和方法，其解决上面的技术问题。
28.图1是图示根据示例实施例的其中可以实现用于高速i/o容限测试的系统、设备和方法的实施例的示例环境的总体框图。在一个实施例中，示出容限测试器102，其评估示例dut 104的工作多通道高速i/o链路110在tx和rx方向中的任一个或两者上的电接收器容限。图1的容限测试器102表示在此公开的容限测试器的一个或多个实施例。
29.容限测试器102可以被耦合到测试站、pc、终端或其它显示设备106，它们可以处理、复制和/或呈现表示多通道高速i/o链路110的各个方面的眼图案显示或数据眼图108。在一些实施例中，测试站、pc、终端或其它显示设备106可以与容限测试器102集成在一起或者作为其一部分。眼图案显示或数据眼图108是高速数字信号的表示，其允许信号的电气质
量的关键参数被快速可视化和确定，并且因此来自其的数据可以被用于确定dut的统计上有效的工作容限。眼图案显示或数据眼图108是通过将波形的对应于每个单独比特的部分折叠成单个图形而从数字波形构造的，具有在竖直轴上的幅度和在水平轴上的时间。信号幅度在垂直轴上而时间在水平轴上。通过在波形的许多样品上重复这种构造，所得到的图形将表示信号的平均统计并且将类似于眼睛。眼开口(opening)对应于一个比特周期，并且典型地被称为眼图案显示或数据眼图108的单元间隔(ui)宽度。比特周期是在眼交叉点处眼图的水平开口的测量并且对于高速数字信号而言通常以皮秒测量(即200ps用于5gbps信号)的。数据速率是比特周期的倒数(1/比特周期)。当描述眼图时，比特周期通常被称为单元间隔(ui)。在水平轴上使用ui而不是实际时间的优点在于，其被归一化并且可以容易地比较具有不同数据速率的眼图。眼宽度是眼图的水平开口的测量。其是通过测量眼交叉点的统计平均之间的差计算的。上升时间是在眼图的向上斜坡上的数据的平均转变时间的测量。典型地在斜坡的20%和80%的水平或者10%和90%的水平处进行测量。下降时间是在眼图的向下斜坡上的数据的平均转变时间的测量。典型地在斜坡的20%和80%的水平或者10%和90%的水平处进行测量。抖动是与数据比特事件的理想定时的时间偏离并且是高速数字数据信号的重要特性。为了计算抖动，测量在交叉点处眼图的上升沿和下降沿的转变的时间偏离。波动可以是随机的和/或确定性的。可以分析偏离的时间直方图以确定抖动量。峰到峰(p-p)抖动被限定为直方图的全宽度，意味着存在所有数据点。均方根(rms)抖动被限定为直方图的标准偏离。用于高速数字信号上的抖动测量的单元通常按皮秒计。
30.容限测试器102的实施例可以采取至少两种形式：特定技术的和通用的。容限测试器102可以与任何链路宽度(通道数目)的任何高速i/o协议链路一起使用，并且使用任何形式的高速差分信令，包括但是不限制于不归零(nrz)、脉冲幅度调制-3(pam-3)和脉冲幅度调制-4(pam-4)。为了用于测试的特定示例实施例，将使用pci express。然而，可以使用不同的高速串行总线标准、硬件和协议。
31.图2是图示根据示例实施例的示例特定技术的插入卡容限测试器202的框图，该插入卡容限测试器202符合pci express高速串行计算机扩展总线标准以对pci express主板插槽206进行容限测试。
32.在特定技术形式下，容限测试器的实施例可以被实现为pci express插入卡容限测试器202以测试受测试主板204的pci express主板插槽206。例如，pci express插入卡容限测试器202可以是pci express x16卡机电规范(cem)形状因数插入卡。在特定技术形式的另一实施例中，容限测试器的实施例可以被实现为具有(多个)pci express插槽以测试pci express插入卡的主板(其在图3中示出)。
33.pci express插入卡容限测试器202可以具有用于特定pci express形状因数(例如cem或m.2(以前已知为下一代形状因数(ngff)或u.2(以前已知为sff-8639))等)的符合标准pci express的插入卡的形状因数。pci express插入卡容限测试器202可以包括一个或多个印刷电路板(pcb)(诸如pcb 212)以及针对每个通道实现符合pci express的物理和逻辑链路层的一个或多个组件。pci express插入卡容限测试器202可以包括耦合到pcb 212的多个接口(诸如连接器208)和控制器210。如本领域技术人员将理解的那样，控制器210不限制于单个控制器而是可以包括协同工作的一个或多个控制器。这样的接口可以包括多个连接器208，其连接到主板插槽206和容限测试器发送器，容限测试器发送器在控制
器210的控制下可选地包括例如通过电压摆动和正弦抖动注入受控噪声的能力，以使得在受测试主板204的接收器处预期的眼容限可以变化到用于定时或电压容限的特定目标而不需要在受测试主板204上运行的软件。控制器210还可以被耦合到存储器214，其可以存储控制器210可以读取、使用和/或执行以实施在此描述的功能的指令和其它数据。
34.容限测试器102的各种实施例(包括特定技术的pci express插入卡容限测试器202、特定技术的主板容限测试器302和通用容限测试器602)可以具有或不具有噪声注入。对于有成本意识的生产测试而言，没有噪声注入的实施例可能更有吸引力。符合物理层实现中的容限测试器接收器可以包括如在pci express 4.0/5.0通道容限规范中限定的那样对链路进行容限设定的能力，但是还可以包括附加的和更复杂的管芯上容限设定能力。在一个实施例中，容限测试器接收器可以通过移动独立的误差检测器并且针对失配与数据采样器进行比较来测量眼容限。在一种实现中，控制器210——其引起容限测试器102(包括特定技术的pci express插入卡容限测试器202、特定技术的主板容限测试器302和通用容限测试器602)执行在此描述的功能——可以是利用现场可编程门阵列(fpga)和fpga i/o实现的，这在图7到图9中进一步详细示出。然而，可以使用可配置的控制器硬件、固件和/或软件的其它组合。
35.图3是图示根据示例实施例的具有符合pci express高速串行计算机扩展总线标准的插槽以对pci express插入卡进行容限测试的示例技术特定的主板容限测试器302的框图。
36.主板容限测试器302是在此公开的容限测试器102的特定技术的实施例的另一示例，其被实现为具有一个或多个pci express插槽306的主板容限测试器302以测试诸如图3中示出的pcie x16插入卡dut 304的pci express插入卡。主板容限测试器302可以包括耦合到pcb 312和控制器210的多个接口(例如一个或多个pci express插槽306)。例如，这样的接口可以包括多个一个或多个pci express插槽306，其中可以被插入有pcie x16插入卡dut 304以用于进行测试。容限测试器发送器受控制器210控制，可选地包括例如通过电压摆动和正弦抖动注入受控噪声的能力(在下面并且关于图8和图9进一步描述)，以使得在pcie x16插入卡dut 304的接收器处预期的眼容限可以变化到用于定时或电压容限的特定目标而不需要在pcie x16插入卡dut 304上运行的软件。例如，控制器210可以被配置为通过至少被配置为通过如下来评估单通道或多通道高速i/o链路的电气容限：至少被配置为通过在容限测试发送器上注入抖动来注入眼宽度开口的减小(或者实现其它眼宽度开口减小方法)，抖动的注入可选择为被同时施加在单通道或多通道高速i/o链路的所有通道上或者是按单通道或多通道高速i/o链路的每个通道独立地施加的。另外，控制器210可以被配置为通过如下来评估单通道或多通道高速i/o链路的电气容限：至少被配置为通过在容限测试发送器上注入噪声来注入眼高度开口的减小(或者实现其它眼高度开口减小方法)，噪声的注入可选择为被同时施加在单通道或多通道高速i/o链路的所有通道上或者是按单通道或多通道高速i/o链路的每个通道独立地施加的。控制器210还可以被配置为通过如下来评估单通道或多通道高速i/o链路的电气容限：至少被配置为跨多个通道引入变化的通道到通道偏移量。
37.控制器210还可以被耦合到存储器214，其可以存储控制器210可以读取、使用和/或执行以实施在此描述的功能的指令和其它数据。
38.耐久性和插入计数是对于容限测试器102的特定技术的实施例(包括特定技术的pci express插入卡容限测试器202和特定技术的主板容限测试器302)而言重要的问题。因此，pcb 212和pcb 312可以是使用适配器实现并且进行容限表征的，适配器被配置为当其磨损坏时被以低成本更换而不需要更换容限测试单元的其余部分。例如，可更换的适配器可以被耦合到一个或多个pci express插槽306和/或连接器208并且被配置为在特定的使用量之后磨损坏。一旦适配器磨损坏就可以于是更换适配器而不需要更换pci express插入卡容限测试器202或主板容限测试器302的其余部分，如可应用的那样。
39.图4是示出根据示例实施例的由高速i/o容限测试器102执行的对若干dut的示例容限测试的结果以及基于容限测试的结果标识可能的dut组装或生产问题的图表402。在示例实施例中，容限测试可以包括：针对多个受测试设备(dut)中的每个dut通过容限测试器102来针对该dut的多通道高速i/o链路的每个高速输入/输出(i/o)通道在tx和rx方向中的任一方向或两个方向上评估定时眼宽度容限。容限测试器102然后可以检测对于多个dut中的多个的dut而言的如下的定时眼宽度容限测量：该定时眼宽度容限测量的每个对于跨多个dut的不同通道而言低于预定阈值。然后可以基于检测出对于多个dut而言的如下的定时眼宽度容限测量而(通过容限测试器102可视地或自动地)检测可能的dut组装或生产问题：所述定时眼宽度容限测量的每个对于跨多个dut的不同通道而言低于预定阈值。
40.作为示例，在一个实施例中，诸如在图2中示出的插入卡容限测试器202的插入卡容限测试器可以被用于台面测试/表征具有一个pcie x8插槽的主板的预生产样品。下面的示例测试处理可以是使用具有针对插槽同时在每个通道上经几毫秒的测试而测量的e-6定时眼宽度容限(左+右)的插入卡容限测试器202执行的。本示例包括仅为了简化的定时，但是其它实施例可以包括其它测量。本示例中的每个测量进行3次。然而，在各种实施例中，这可以是用户可编程的。在容限测试器接收器处以及在主板dut接收器处进行在图表402中示出的测量。在主板dut接收器处进行的测量可以是以两种方式执行的。第一种方式可以是使用容限测试器抖动(sj)和电压摆动扫掠。第二种方式可以是在主板接收器处使用管芯上容限测试。例如，在主板接收器处的管芯上容限测试可以受插入卡容限测试器202的控制器210控制，为了所支持的速度而通过连接到主板dut的可引导驱动上的软件或主板dut上的基本输入/输出系统(bios)软件来运行。在本示例中，测量是在16gt/s下完成的，但是可以变化并且可以是用户可配置的。
41.上面的示例测试过程可以产生在图表402中示出的针对测试接收器处的平均容限的示例结果。如在图表402中示出那样，在通道2上跨所有五个dut(dut#1到dut#5)的一致的低容限可以是可能的设计问题的指示符。对比而言，通道4上在dut#1上的低容限、通道0上在dut#3上的低容限、以及通道6上在dut#4上的低容限可以是在这些特定dut上的在这些特定通道的情况下可能的组装或生产问题的指示符。
42.图5是示出根据示例实施例的由高速i/o容限测试器执行的受测试设备(dut)的另一示例容限测试的结果以及基于容限测试的结果标识可能的dut组装或生产问题的图表。
43.在图5的图表502中示出的针对dut接收器处的电压摆动和sj平均容限的示例结果中也可以看到可能的设计问题和/或可能的组装问题的类似指示符：如在图表502中示出那样，在通道1上跨所有五个dut(dut#1到dut#5)的一致的低容限可以是可能的设计问题的指示符。对比而言，通道0上在dut#1上的低容限、通道5上在dut#1上的低容限和通道7上在
dut#2上的低容限可以是在这些特定dut上的在这些特定通道的情况下可能的组装或生产问题的指示符。
44.所公开的技术的实施例的附加特征可以包括可以是在控制器210的控制下(例如执行根据所配置的fpga的指令和/或执行从另外的非暂态计算机可读存储介质读取的指令)执行的以下功能：选取利用其来执行基于dut的多通道高速i/o链路的容限测试用测试的一个或多个不同的高速i/o协议；利用混合协议同时测试dut的多个端口；输出容限测试器在多通道高速i/o链路上的任何数量的容限测试运行上的容限上运行到运行变化；在dut上实现固定的tx均衡(eq)以测试有多少容限变化是由于tx eq训练变化所致；在容限测试器的接收器中使用固定的连续时间线性均衡(ctle)来测试接收器均衡对dut的多通道高速i/o链路的容限的影响；在容限测试器的接收器中使用判定反馈均衡(dfe)来测试接收器均衡对dut的多通道高速i/o链路的容限的影响；基于目标信道计算用于容限测试器的预期容限；当低容限被检测为对多通道高速i/o链路的电气容限进行评估的结果时自动产生调试信息；切换到使用可变符号间干扰(isi)源以找出有多少isi引起多通道高速i/o链路的通道故障；单独地测试每个通道以标识由于dut的多通道高速i/o链路的串扰所致的容限损失量；关闭容限测试器的接收器中的dfe以评估在具有def和不具有dfe的情况下的容限以及每个信道中与多通道高速i/o链路关联的非线性不连续量；示出在基准接收器和典型信道的情况下的预期容限，这允许即使当跨一个或多个dut的多通道高速i/o链路的所有通道一致为低于预期容限时也标记低于预期容限；从对其执行电气容限评估的多通道高速i/o链路的多个速度中进行选择；使用协议特定的知识由容限测试器基于在多通道高速i/o链路上在相反方向上行进的流量来推断在dut的接收器处何时发生误差，以使得容限测试器能够在dut上没有软件的情况下对生产线执行容限测试；自动捕获作为评估多通道高速i/o链路的电气容限的结果而检测到的低容限信道的时域反射计读数(tdr)；当作为评估多通道高速i/o链路的电气容限的结果而检测到低容限时，执行对于示波仪的自动连接以自动捕获数字化波形；以及提供软件插件以通过配置dut硅来配置用于dut的一个或多个用户可选择的选项以实现一个或多个用户可选择的选项。在控制器210的控制下，以上功能中的一些或全部也可以被提供为用于操作容限测试器102的用户可选择的选项。
45.所公开的技术的实施例的附加特征可以包括可以在控制器210的控制下执行的触发功能。也就是，容限测试器102可以包括可编程触发输入和/或可编程触发输出，意味着如果在测试期间发生特定事件则在控制器210处接收的信号可以造成测试被执行或者可以在控制器210处生成信号。在一些示例中，可编程触发可以是通过用户可选择的选项配置的。例如，如在上面提到的那样，控制器210可以自动捕获作为评估多通道高速i/o链路的电气容限的结果而检测到的低容限信道的时域反射计读数(tdr)，和/或在作为评估多通道高速i/o链路的电气容限的结果而检测到低容限时引起对于示波仪自动连接以自动捕获数字化波形。
46.也就是，当由控制器210经受特定事件或测量时控制器210可以输出触发，或者控制器210可以基于作为在控制器210处的接收物的触发信号来进行操作。
47.例如，当发送器测量或接收器测量低于指定的眼宽度和/或指定的眼高度时，可以由控制器210生成触发信号。附加地或替换地，当发送器或接收器二维眼测量低于指定的眼形状或掩蔽时，控制器210可以生成触发信号。当接收器容限小于一定的电压量或任何其它
测量时控制器210也可以生成触发信号。触发信号还可以是在任何链路训练和状态机(ltssm)状态转换期间作为pcie链路训练生成的或者是在一个或多个特定ltssm状态中或者在特定pcie包中的任何特定通道上注入误差时生成的。
48.在一些示例中，还可以使用指定事件和触发之间的用户可选择控件来指定可编程延迟。附加地或替换地，一种替换的触发模式可以被提供有针对事件类型的低速编码，并且可以限定特定的容限测试器模型以使得使用该模式的触发到达示波仪，其可以对应地自动配置并且进行后处理，诸如使用相同的时钟数据恢复、连续时间线性均衡和判定反馈均衡作为容限产出。
49.用于控制器210的触发输入设置可以是以许多不同的模式编程的。例如，触发输入信号可以是由控制器210基于配置或设置接收的，包括在进行或未进行重置/链路训练的情况下的链路速度。当发生配置设置时，控制器210可以进行容限测量。附加地或替换地，控制器210可以在可编程误差已经被注入时接收触发输入信号，并且在控制器210处接收到触发输入信号时进行容限测量。
50.图6是图示根据示例实施例的具有多个接口604的通用容限测试器602的框图，多个接口604被配置为例如经由一个或多个线缆连接到至少一个测试固定装置以评估dut的多通道高速i/o链路在tx方向和rx方向中的任一个上或者在这两个方向上的电气容限。
51.通用容限测试器602包括控制器210和关联的存储器214，其可以存储控制器210可以读取、使用和/或执行以实施在此描述的功能的指令和其它数据。通用容限测试器602可以包括一些数量的通道，这些通道可以经由接口604(诸如标准pci express合规负载板(clb))连接到(例如线缆连接到)标准测试固定装置，以在控制器210的控制下执行与容限测试器的特定技术的实施例(例如插入卡容限测试器202和主板容限测试器302)相同的测试。此外，通用容限测试器602支持多种协议，并且通用容限测试器602的配置软件包括用以配置用于不同协议和主机/设备角色的通道的选项。通用容限测试器602还可以被用于通过线缆连接到测试固定装置——包括用于测试插入卡的标准pci express合规基板(cbb)——来测试插入卡。通用容限测试器602的接口604可以包括用于每个高速差分信号的标准同轴连接器和线缆，或者在各种其它实施例中包括定制的高密度连接器和固定装置以最小化线缆数量并且使从一个dut切换到另一个dut更有效。
52.在一些示例中，dut可以是受测试的互连，其传统地是利用向量网络分析器(vna)测试的。然而，vna通常是昂贵和复杂的。此外，由vna测量产生的散射参数(s参数)一般被视为在高频下越加地不可靠——尤其是在被使用于高速串行链路的统计仿真时。
53.然而，本公开的示例可以使用容限测试器102来测试包括一个或多个线缆和/或pcb区段的无源或有源互连，以快速地评价跨许多通道和部件的实际容限差。这些测试可以容易地标识互连的最坏情况和风险水平。像这样，容限测试器102可以包括“vna”模式以测试有源或无源互连。
54.如果使用单端口容限测试器，则那么单端口的发送器被连接到受测试互连的一侧并且单端口的接收器被连接到互连的另一侧。然后可以运行非协议prbs中的容限测试以测试受测试互连。然而本公开的示例不限制于单个容限测试器102来测试受测试互连。相反，测试也可以是利用一个容限测试器102的连接到受测试互连的发送器和另一个容限测试器102的连接到受测试互连的另一端部的接收器来运行的。
55.附加地或替换地，多端口容限测试器102可以被用于测量训练之后处于有效协议状态的受测试互连。在这样的设置中，受测试互连可以被连接到多端口容限测试器102的一个端口并且受测试互连的另一侧可以被连接到多端口容限测试器102的另一个不同的端口。然后，可以测试受测试互连以测量在训练之后处于有效协议状态的在协议下的容限。替换地，并非多端口测试器102而是多容限测试器102可以被用于运行对受测试互连的容限测试。
56.图7是根据示例实施例的用于测试dut的多通道高速i/o链路在tx方向和rx方向中的任一个方向上或在这两个方向上的电气容限的容限测试器102的较低层级框图。
57.示出了可操作地耦合到支持单元710(其可以包括以太网和其它通信功能)、用于提供系统基准时钟的时基单元708、高速i/o(hsio)输出单元702和hsio输入单元704的fpga 714。容限测试器102也可以是经由ac/dc功率单元716供电的。hsio输出单元702和hsio输入单元704也被可操作地耦合到i/o连接器706。fpga 714是基于经由可编程互连连接的可配置逻辑块(clb)矩阵的半导体器件。在各种实施例中，容限测试器102可以具有与所示出的相比更少或更多的组件，并且所示出的组件中的一些组件或功能虽然与容限测试器102可操作地通信，但是可以位于容限测试器102外部或者与容限测试器102分离，或者位于或集成在fpga 714中。
58.fpga 714可以在制造之后被重新编程为合期望的应用或功能要求，以便执行在此描述的容限测试器102的功能。例如，fpga 714上的固件可以充当标准pci express上游端口(也被称为端点(用于测试主板，如在插入卡容限测试器202的实施例中那样))或者标准pci express根端口(也被称为上游端口或根复合体(用于测试插入卡，诸如在主板容限测试器302的实施例中那样))，包括用于容限测试器102的一些链路层逻辑以基于相反方向上的流量推断在dut接收器处误差何时开始并且一旦发生误差就快速地减少容限压力以防止灾难性的链路故障。在一些实施例中，fpga 714可以是使用模块上系统(som)架构实现的或者可以另外包括模块上系统(som)架构，模块上系统(som)架构可以合并有fpga 714中的存储器、接口等。som可以是例如利用高级精简指令集(risc)机器(最初为acorn risc机器(arm)架构)实现的。
59.配置应用和/或脚本可以是经由fpga 714实现的或者被存储在使得终端用户能够容易地配置容限测试器102的容限测试器选项的另外的可访问存储器设备或其它非暂态计算机可读存储介质，包括具有以下选项中的一个或多个的多次运行。在一些实施例中，用于误码率(ber)目标的选项可以是针对容限扫描设置的(对于e-6类型容限而言几毫秒并且对于e-12类型容限而言几分钟)。例如，这样的目标可以包括但是不限制于涉及如下的目标：进行容限设定的次数、容限定时和/或电压；针对容限测试器或dut发送器固定tx均衡；以及针对容限测试器接收器固定rx ctle和dfe。在一些实施例中，提供可选择的应用和/或脚本，其从容限测试器102移除数据并且为用户提供可视化工具，以查看跨多个产品/样品的大的容限数据集并且查看平均、随时间经过的运行到运行变化和趋势，并且在不同的配置选项(固定的tx均衡等)的情况下比较在同一dut上跨多个运行的容限。在一些实施例中，提供可以被实现在可引导驱动上以安装在受测试主板上的可选择的应用，其解锁用于主板测试的附加选项，包括但是不限制于：代替l0而以环回来运行并且使用特定的模式；代替来自dut发送器的电压摆动和sj容限而使用dut硅中的管芯上容限特征，以及运行两种方式并且
比较结果。
60.针对pcie和更高速度链路的仿真一般而言越来越多地连同发送器模型和接收器模型一起使用统计仿真工具来预测用于自然闭合的链路的眼图而不需要复杂的基准发送器和接收器均衡模型。用于仿真模型的最常见格式之一是ibis-ami。
61.本公开的示例包括生成仿真模型，诸如但是不限制于用于容限测试器102硅和互连的ibis-ami模型。用户可以使用容限测试器102仿真模型，并且连接用于其dut信道和/或硅的模型，以利用统计仿真工具在任一方向上仿真预期的容限结果。
62.在一些实施例中，提供了可选择的插件模型，如果为dut硅提供了插件，则插件模型将允许容限测试器配置应用以还配置该特定dut硅上的rx均衡设置。在一些实施例中，为每个单独的容限测试单元提供可选择的ibis-ami(或类似的)软件模型，其可以被设计者和系统集成商使用以包括在它们的仿真中以帮助建立用于特定客户设置的测试限制/方法。ibis-ami是用于串行器/解串器(serdes)物理层(phy)的建模标准，其使得能够快速、准确、统计上显著地仿真多千兆比特串行链路。在一些实施例中，可选择的ibis-ami模型被连同客户模型(ibis-ami或散射(s)参数)一起提供给容限测试单元，并且还可以被通过后续努力加以利用以包括某种水平的系统去嵌入以用于增加的准确度和可重复性。用于容限测试器102的通用模型可以被提供作为用于特定容限测试器102的模型或特定地调谐的模型(其中调谐作为制造测试的一部分执行)并且可以生成表征。
63.图8是根据示例实施例的所配置的现场可编程门阵列(fpga)714的示例的框图，现场可编程门阵列(fpga)714可以被使用在用于测试dut的多通道高速i/o链路在tx方向和rx方向中的任一方向上或者在这两个方向上的电气容限的容限测试器102的控制器210中。
64.在各种实施例中，fpga 714可以具有与所示出的相比更少或更多的组件，并且所示出的一些组件和/或那些组件(其与fpga 714可操作地通信)的功能可以位于fpga 714外部或者与fpga 714分离。示出了寄存器接口804，其可操作地耦合到可以包括serdes的局域网(lan)连接802。寄存器接口804还可操作地耦合到链路训练和状态机(ltssm)、rx控制器806。在容限测试器102的操作的物理层处的处理之一是链路初始化和训练处理。在pci express设备中，该处理建立许多重要任务，诸如链路宽度协商、链路数据速率协商、每条通道的比特锁定、每条通道的符号锁定/块对齐等。所有这些功能由ltssm设备完成，该ltssm设备观察来自远程链路伙伴的激励以及链路的当前状态，并且对应地进行响应。寄存器接口804还可操作地耦合到一个或多个附加的ltssm控制器单元，诸如ltssm通用串行总线(usb)控制器808和附加的ltssm usb控制器810。在所示出的示例实施例中，ltssm rx控制器806可操作地耦合到pcie物理层(phy)16x serdes 812并且ltssm usb控制器808可操作地耦合到usb/thunderbolt/displayport (usb/tbt/dp) phy x4单元814。
65.当容限测试器102测试诸如pcie的特定协议时，容限测试器102运行完整的协议，并且可以跟踪链路状态，作为通过ltssm控制器单元806、808和810对于有效状态的链路训练。容限测试器102的fpga 714可以随着训练进行而重复地执行容限测量，并且捕获在一个或两个方向上链路训练状态的按时间对比电气容限的日志。
66.可以通过在一个轴上绘制时间和ltssm状态并且在另一个轴上绘制每一方向、通道等的容限来向用户显示对比于电气容限的链路训练状态。图16a和图16b图示可以向用户显示的相应的发送线图1600和接收线图1602。线图1600图示针对tx方向的ltssm状态对比
于容限并且线图1602图示针对rx方向的ltssm状态对比于容限。例如，x轴可以示出链路状态，其被图示为l0至ln中示出，并且y轴可以示出容限，其在一些示例中可以被限定为眼区域。
67.然而，用户可以能够以许多不同的方式配置该模式，诸如通过设置用于容限测量的时间长度、设置要被用于该模式的dut发送或接收器容限测量、要使用高度、宽度、高度和宽度这两者或二维眼睛中哪一dut发送容限测量、对每个ltssm状态的连续测量或测量改变、以及/或者高度和/或宽度的双侧或单侧dut发送容限测量。本公开的示例可以随着利用dut进行链路训练而生成数据日志并且将各种值绘制给用户以允许用户可视化在测试期间发生的情况。
68.抖动控制单元816也作为fpga 714的一部分存在或者被可操作地耦合到fpga 714以用于控制抖动插入单元，使得在dut接收器处预期的眼容限可以变化到针对定时或电压容限的特定目标而不需要在dut上运行的软件。
69.偏移控制单元826也可以是fpga 714的一部分或者被可操作地耦合到fpga 714以用于控制可编程偏移。以前，仅有的能够跨多个通道生成变化的通道到通道偏移量的测试仪器是相当复杂和昂贵的多通道bert。然而，多通道bert不能像在此公开的容限测试器那样运行完整的训练协议，包括用于像pcie那样的现代协议的发送均衡训练。像这样，以前没有办法在没有非常昂贵和复杂的测试设置的情况下利用协议和各种不同的偏移来进行实验室测试。然而，本公开的示例可以使用偏移控制单元826以许多不同的方式按每一通道添加发送偏移。
70.例如，偏移控制单元826可以包括单独的每通道可编程长度先进先出(fifo)缓冲器以设置每一通道的偏移量。附加地或替换地，偏移控制单元826可以针对每个通道在fpga 714结构中对每通道可变长度发送fifo进行编程。附加地或替换地，偏移控制单元826可以包括软控制器，其可以修改控制器逻辑以具有可变长度可编程的每通道发送fifo，其对每个物理层发送器进行馈送。
71.图9是根据示例实施例的fpga(诸如fpga 714)的示例输出驱动选项的框图，该fpga可以被使用在用于测试dut的多通道高速i/o链路在tx方向和rx方向中的任一方向上或者在这两个方向上的电气容限的容限测试器的控制器(诸如控制器210)中。
72.第一输出驱动选项是fpga直接驱动选项818，其不被缓冲并且不包括任何变容器延迟注入或抖动注入。第二输出驱动选项是包括具有差分输出电压(vod)的线性缓冲器或限幅放大器826的缓冲驱动选项820，其不包括任何变容器延迟注入或抖动注入。第三输出驱动选项是变容器延迟注入选项822，其包括线性缓冲器826和变容器组件828，造成符号间干扰(isi)加上一定延迟，延迟例如可以是大约3-5ps。第四输出驱动选项是抖动注入选项824，其在一个实施例中可以包括线性缓冲器826(可以被包括或者可以不被包括)和延迟专用集成电路(asic)830(在32gbd下大约100ps)，其也是从adsantec可获得的。在一些实施例中不包括线性缓冲器826。例如，在其中不包括线性缓冲器826的这样的实施例中，可以通过差分噪声注入来执行抖动注入。
73.在各种实施例中，容限测试器102可以使用不同种类的压力来标识各种不同的对应的故障模式，包括但是不限制于与如下相关的故障模式：组装；互连(表面安装技术(smt)、封装、连接器、通孔、过孔等)；缺陷；冲击串列抗性(impacts series resistance)；
引起isi和基线漂移的故障模式；眼闭合冲击；引起除了宽度闭合之外的故障模式；功能测试逃逸；运营商配置错误；来料；处理变化；接收器带宽，其类似于互连改变；电源抑制比(psrr)；垂直/水平眼闭合；pll稳定性；设计；通道之间的改变量。用于抖动插入的基于变容器的方法对于加剧与组装有关的缺陷而言可能是更有效的。
74.图10是根据一个示例实施例的用于对dut进行容限测试的示例方法1000的流程图。
75.在1002处，容限测试器102建立受测试设备(dut)的多通道高速i/o链路。
76.在1004处，容限测试器102针对多通道高速i/o链路的每个高速输入/输出(i/o)通道评估在发送(tx)方向和接收(rx)方向中的任一方向上或者在这两个方向上的电气容限。例如，评估电气容限可以包括在多通道高速i/o链路的容限测试发送器上注入可调节压力。可调节压力可以包括被同时施加在多通道高速i/o链路的所有通道上的抖动的注入以及施加电压摆动。评估电气容限还可以包括针对多通道高速i/o链路的每个高速输入/输出(i/o)通道同时评估在发送(tx)方向和接收(rx)方向这两者上的电气容限。
77.图11是根据一个示例实施例的用于基于对dut的多通道高速i/o链路在tx方向和rx方向中的任一方向上或者在这两个方向上的电气容限进行容限测试来标识可能的dut组装或生产问题的示例方法1000的流程图。
78.在1102处，容限测试器102针对多个dut中的每个dut对于dut的多通道高速i/o链路的每个高速输入/输出(i/o)通道评估在tx方向和接收rx方向中的任一方向或者这两个方向上的定时眼宽度容限。
79.在1104处，容限测试器102基于评估检测对于多个dut中的每个dut而言的如下的定时眼宽度容限测量：所述定时眼宽度容限测量对于跨多个dut的同一通道而言始终低于预定阈值。
80.在1106处，容限测试器102基于检测出对于多个dut中的每个dut而言的如下的定时眼宽度容限测量而标识可能的dut设计问题：所述定时眼宽度容限测量对于跨多个dut的同一通道而言始终低于预定阈值。检测还可以或替代地包括基于评估而检测对于多个dut中的多个的dut而言的如下的定时眼宽度容限测量：所述定时眼宽度容限测量的每个对于跨多个dut的不同通道而言低于预定阈值。
81.图12是根据一个示例实施例的用于基于用户可选择的选项发起由容限测试器102执行电气容限的评估的示例方法1200的流程图。
82.在1202处，容限测试器102为容限测试器提供用户可选择的选项，容限测试器被配置为建立受测试设备(dut)的多通道高速输入/输出(i/o)链路并且评估多通道高速i/o链路在发送(tx)方向和接收(rx)方向中的任一方向上或者在这两个方向上的电气容限。用户可选择的选项可以包括用于评估多通道高速i/o链路的电气容限的定制。
83.在1204处，容限测试器102接收对用于容限测试器102的一个或多个用户可选择的选项进行选择的指示。
84.在1206处，容限测试器102基于对用于容限测试器102的一个或多个用户可选择的选项进行选择的指示，发起由容限测试器102执行多通道高速i/o链路的电气容限的评估。用户可选择的选项可以包括但是不限制于用于进行如下的可选择的选项中的一个或多个：选取利用其来执行基于dut的多通道高速i/o链路的容限测试用测试的一个或多个不同的
高速i/o协议；利用混合协议同时测试dut的多个端口；输出容限测试器在多通道高速i/o链路上的任何数量的容限测试运行上的容限上运行到运行变化；在dut上实现固定的tx均衡(eq)以测试有多少容限变化是由于tx eq训练变化所致；在容限测试器的接收器中使用固定的ctle来测试接收器均衡对dut的多通道高速i/o链路的容限的影响；在容限测试器的接收器中使用判定反馈均衡(dfe)来测试接收器均衡对dut的多通道高速i/o链路的容限的影响；基于目标信道计算用于容限测试器的预期容限；当低容限被检测为对多通道高速i/o链路的电气容限进行评估的结果时自动产生调试信息；容限测试器切换到使用可变符号间干扰(isi)源以找出有多少isi引起多通道高速i/o链路的通道故障；容限测试器单独地测试每个通道以标识由于dut的多通道高速i/o链路的串扰所致的容限损失量；关闭容限测试器的接收器中的dfe以评估在具有def和不具有dfe的情况下的容限以及每个信道中与多通道高速i/o链路关联的非线性不连续量；用于容限测试器的表征数据示出在基准接收器和典型信道的情况下的预期容限并且允许即使当跨一个或多个dut的多通道高速i/o链路的所有通道一致为低于预期容限时也标记低于预期容限；从对其执行电气容限评估的多通道高速i/o链路的多个速度中进行选择；容限测试器使用协议特定的知识由容限测试器基于在多通道高速i/o链路上在相反方向上行进的流量来推断在dut的接收器处何时发生误差，以使得容限测试器能够在dut上没有软件的情况下对生产线执行容限测试；自动捕获作为评估多通道高速i/o链路的电气容限的结果而检测到的低容限信道的时域反射计读数(tdr)；当作为评估多通道高速i/o链路的电气容限的结果而检测到低容限时，执行对于示波仪的自动连接以自动捕获数字化波形；以及通过配置dut硅来配置用于dut的一个或多个用户可选择的选项以实现一个或多个用户可选择的选项。
85.图13是根据一个示例实施例的用于提供校准的容限测试器的示例方法1300的流程图。
86.在1302处，容限测试器102可以提供用以执行或可以执行容限测试器102的校准的选项，使得用户能够利用一系列基准信道接收一组预期容限。
87.在1304处，提供校准的容限测试器，其被配置为在dut的完全运行的操作链路的情况下没有特殊测试模式地测量受测试设备(dut)在发送(tx)方向和接收(rx)方向中的任一方向上或者在这两个方向上的电气眼容限并且捕获全负载和串扰影响。还可以提供用于容限测试器的单独校准的模型，使得能够利用如下中的一个或多个来计算预期容限：个体化的系统信道、接收器模型和发送器模型。另外，提供了dut硅中的特征，其使得容限测试器能够使用厂商限定的消息或另外的协议机制来指示将要由容限测试器进行容限测试，引起dut硅能够在容限测试持续期间内禁用可能由于误差而使链路宽度或链路速度劣化的逻辑。
88.还提供了容限测试器的软件应用，其使得能够在其中容限测试器被使用在受测试信道组件(例如裸印刷电路板(pcb)或线缆)的任一侧或两侧上的测试配置中由容限测试器对受测试信道组件执行测试。在一些实施例中，将容限测试器的硬件提供给制造印刷电路板(pcb)的公司并且将与容限测试器的使用关联的数据提供给提供在pcb的生产中使用的硅的硅公司。
89.图14是根据一个示例实施例的用于配置用于运行容限测试的dut的示例方法1400的流程图。
90.在1402处，容限测试器102接收受测试设备(dut)的配置设置。
91.在1404处，容限测试器102在用于dut的硅的不同条件下配置用于通过容限测试器102运行容限测试的dut。容限测试器102可以接收软件插件，其使能用于在用于dut的硅的不同条件下通过容限测试器102运行容限测试的配置和dut硅参数。dut硅参数可以包括但是不限制于如下中的一个或多个：与接收器连续时间ctle有关的参数以及与dfe有关的参数。
92.图15图示具有自校准的容限测试器102的示例。容限测试器102的校准可以是通过将发送器电连接到接收器来执行的。这可以是例如通过如下来完成的：由容限测试器102内的开关将发送器电连接到同一容限测试器102中的接收器。这消除了对外部测试设备的需要。
93.图15类似于图7的较低层级框图。类似于图7，图15是用于测试dut的多通道高速i/o链路在tx方向和rx方向中任一方向上或者在这两个方向上的电气容限并且具有自校准的容限测试器102的较低层级框图。为了执行自校准，可以提供一个或多个开关1500以将hsio输出单元702中的每个发送器连接到hsio输入单元704中的每个接收器。发送器可以输出信号并且接收器可以接收信号并且确定容限测试器102是否在合期望的范围内。为了容易说明在图15中示出单个开关1500，但是本领域技术人员将理解可以提供多个开关1500以将发送器连接到接收器。替换开关1500，可以在i/o连接器706处提供校准设备或固定装置以引起发送器环回到接收器以执行自校准。
94.可以提供不同的操作模式以用于执行容限测试器102的校准。例如，可以仅在工厂处利用特殊的环回固定装置执行自校准，特殊的环回固定装置可以通过一个或多个i/o连接器706将发送器连接到接收器。
95.可以提供的另一种操作模式是让终端用户执行容限测试器102的自测试。这可以是通过激活开关1500或者插入能够将发送器路由到容限测试器102的接收器的固定装置来完成的。在自测试期间，容限测试器102可以将结果是否在指定范围之外输出到前面板指示符712。
96.在一些示例中，可以在协议模式、prbs模式非协议模式或这两种模式下执行校准。然而，在协议模式中，i/o连接器706可能不能同时充当主机和测试设备这两者。如果容限测试器102具有两组i/o连接器706，则那么容限测试器102可能不得不连接不同的两组i/o连接器706或者可能不得不连接第二容限测试器102。
97.与传统仪器相比内部校准可以为容限测试器102提供更快速并且可能更便宜的工厂校准。内部校准还可以可能使得终端用户能够执行他们自己的校准测试。
98.所公开的实施例的益处、优点和改进包括但是不限制于以下特征。一些实施例可以是几乎完全利用包括标准fpga和正弦抖动注入芯片或延迟线的现成组件实现的，并且与传统的bert和示波器相比具有非常低的成本。示例实施例可以在无需特殊软件地操作于正常操作状态并且捕获由于所有通道同时操作所致的任何影响的全部多通道链路上运行。另一优点是本公开的实施例可以在单个独立单元中在任一方向或两个方向(tx和rx)上进行测试。各种实施例还可以在生产环境中(例如在主板生产测试环境中)运行而不需要在dut上的任何软件或修改。可以在容限测试器102硅/固件中提供按协议变化的特定测试逻辑，以基于由受测试设备发送回容限测试器的数据非常快速地识别在dut接收器处何时产生误
差。一些示例实施例包括在dut硅中实现的特征以通过pci express厂商特定消息或其它标准协议特征来识别将要进行容限测试并且将dut硅置于其中其不会由于误差而通常地劣化链路宽度和/或速度的状态。这有助于确保使用噪声注入或电压摆动调节的对于dut接收器的容限设定处理将在没有通过通常的协议机制而使链路宽度或速度劣化的风险的情况下发生。这是对于快速推断误差何时开始以及在链路或速度劣化可能发生之前减少压力的特殊逻辑的替换。
99.由在此描述的示例实施例提供的另一改进是多个容限测试器单元中的每个容限测试器单元被单独地校准和表征从而用户知道在每个特定单元的情况下的预期容限值并且可以跨其预生产和生产单元来标记甚至最小的与预期的偏离。作为该单独表征和校准的一部分，可以为每个单独的容限测试器102提供诸如ibis-ami模型之类的模型，其使得终端用户能够基于仿真或测量的s参数来计算针对其特定信道模型的预期容限。
100.本公开描述了非常快速并且使用非常简单的巧妙的容限测试器。为长度容限测量和由用户可配置的各种选项提供了方便和高效的配置软件。一旦被配置，容限测试器102就将链路作为任何标准设备提出并且然后自动对工作链路执行测量。测试在所有通道上同时发生并且为了快速电气容限扫描可以在几毫秒内发生。这使得能够进行批量测试，包括对所有高速i/o端口和通道的完全测试。各种实施例提供用以使得能够在不需要传统仪器的情况下进行一定程度的问题表征的不同的容限测试模式，包括但是不限制于：重复计数和分析容限上的运行到运行可变性以及选择的tx均衡(针对dut和容限测试器这两者)以及选择的rx均衡(针对容限测试接收器)以及在受测试tx或rx训练算法下dut中的训练问题的可能性；在任一方向上固定发送器均衡并且观察对容限的影响；在容限测试器接收器中固定接收器均衡(ctle)和dfe抽头的数量(包括零)并且查看对容限值的影响。例如，如果dfe可以被关闭则容限显著改变指示了在特定信道中的显著的不连续性。
101.由容限测试器102的各种实施例提供的另一个优点是可以跨所有预生产单元并且在实际生产中针对电气容限来对特定dut的每个高速i/o端口和通道进行测试并且创建空前的在问题和可能的问题以任何方式对生产造成问题或者在它们对客户造成问题之前就对所述问题进行标记的能力。各种实施例还使得能够在如功率状态转变的各种链路事件之前和之后分析容限(在一些情况下，使用dut上的软件)。
102.先前解决方案具有非常通用的并且高度特征化的抖动和噪声插入方法。本公开的各种实施例由于显著简化但是不消除抖动/幅度压力来完成该所需要的任务而较之先前解决方案具有优点。与使用现有方法将要求的相比这种简化转化为更低的操作成本、更快的结果和增加的产品置信度(通过大的数据集采集)。
103.本公开的各方面可以在如下上操作：特别地创建的硬件、固件、数字信号处理器、或者包括根据所编程的指令操作的处理器的专门编程的通用计算机。如在此使用的术语控制器或处理器意图包括一个或多个微处理器、微计算机、专用集成电路(asic)和独立地或彼此结合地工作的专用硬件控制器。本公开的一个或多个方面可以体现在计算机可用数据和计算机可执行指令中，诸如体现在一个或多个程序模块中，由一个或多个计算机(包括监控模块和控制器)或其它设备执行。一般地，程序模块包括例程、程序、对象、组件、数据结构等，其在由计算机或其它设备中的处理器执行时执行特定任务或实现特定的抽象数据类型。计算机可执行指令可以被存储在非暂态计算机可读存储介质上，非暂态计算机可读存
储介质诸如为硬盘、光盘、可移除存储介质、固态存储器、ddr存储器、随机存取存储器(ram)等。如本领域技术人员将领会的那样，程序模块的功能可以被组合或者合期望地分布在各个方面中。此外，功能可以全部或部分地体现在固件或硬件等同物(诸如集成电路、fpga等)中。特定的数据结构可以被用于更有效地实现本公开的一个或多个方面，并且这样的数据结构被想见为在在此描述的计算机可执行指令和计算机可用数据的范围内。
104.在一些情况下，所公开的方面可以被实现在硬件、固件、软件或其任何组合中。所公开的方面还可以被实现为由一个或多个非暂态计算机可读介质承载或者存储在一个或多个非暂态计算机可读介质上的指令，其可以被由一个或多个处理器读取和执行。这样的指令可以被称为计算机程序产品。如在此所讨论的那样，计算机可读介质意味着可以由计算设备访问的任何介质。通过示例而不是限制的方式，计算机可读介质可以包括计算机存储介质和通信介质。
105.计算机存储介质意味着可以被用于存储计算机可读信息的任何介质。通过示例而不是限制的方式，计算机存储介质可以包括ram、rom、电可擦除可编程只读存储器(eeprom)、闪速存储器或其它存储器技术、光盘只读存储器(cd-rom)、数字视频盘(dvd)或其它光盘存储、磁带盒、磁带、磁盘存储或其它磁存储设备、以及以任何技术实现的任何其它易失性或非易失性、可移除或非可移除的介质。计算机存储介质排除信号本身和信号传输的暂态形式。
106.通信介质意味着可以被用于计算机可读信息的通信的任何介质。通过示例而不是限制的方式，通信介质可以包括同轴线缆、光纤线缆、空气或适合于电、光、射频(rf)、红外、声学或其它类型的信号的通信的任何其它介质。
107.附加地，本书面描述参照特定的特征。要理解，本说明书中的公开包括这些特定特征的所有可能的组合。例如，在特定方面的上下文中公开了特定特征的情况下，该特征也可以在可能的程度上被使用在其它方面的上下文中。
108.另外，当在本技术中提及具有两个或更多个所限定的步骤或操作的方法时，所限定的步骤或操作可以是以任何顺序执行的或者是同时执行的，除非上下文排除那些可能性。
109.虽然已经为了说明的目的图示和描述了本公开的特定方面，但是将理解的是可以在不脱离本公开的精神和范围的情况下作出各种修改。因此，除了由所附权利要求限制之外本公开不应当受限制。