一种集成电路继电器驱动测试系统的制作方法

1.本技术涉及集成电路的领域，尤其是涉及一种集成电路继电器驱动测试系统。


背景技术：

2.集成电路ic（integratedcircuit）是将一定数量的常用电子元器件以及这些元器件之间的连线，通过半导体工艺集成在一起的具有特定功能的电路。
3.目前一般采用的对集成电路恒定拉电流测试方法是用大型逻辑测试仪ate（automatictestequipment）进行测试，测试成本较高，且部分测试设备由于电源管理单元pmu（powermanagementunit）电流驱动能不足的问题导致无法测试大于200ma的电流负载的芯片。
4.目前市场上的逻辑测试仪都带有一定数量独立的user继电器控制位，驱动控制电流一般在100ma左右，当继电器控制位数量较少或者损坏的时候，驱动电流增加，较易导致逻辑测试仪的板卡发生损坏。


技术实现要素：

5.为了减少当继电器控制位对测试仪的影响，本技术提供一种集成电路继电器驱动测试系统。
6.本技术提供的一种集成电路继电器驱动测试系统采用如下的技术方案：
7.一种集成电路继电器驱动测试系统，包括测试仪、待测ic、继电器与达林顿管；
8.所述测试仪的io接口与所述达林顿管连接，所述达林顿管的输出端与所述继电器连接，所述继电器的测试端与所述待测ic连接。
9.通过采用上述技术方案，当需对待测ic进行测试时，测试仪的与达林顿管连接，达林顿管的输出端与继电器连接，继电器的测试端与待测ic连接，测试仪的控制位较少或发生损坏时，驱动电流增加，而通过达林顿管增加了负载，从而降低测试仪的驱动电流，降低测试仪的板卡发生损坏的风险，减少板卡的维修周期。
10.可选的，所述测试仪设有多个与所述继电器连接的继电器控制位，所述继电器控制位分别与所述达林顿管对应引脚连接。
11.通过采用上述技术方案，通过继电器控制位与达林顿管连接，使能在继电器控制位与继电器之间对应增加负载。
12.可选的，所述达林顿管对应所述待测ic的待测引脚可设置为多个，多个所述达林顿管的输入端引脚与所述测试仪连接。
13.通过采用上述技术方案，使能建立与达林顿管与待测ic的连接，降低驱动电流对待测ic的影响。
14.可选的，所述达林顿管的输出端对应每一所述继电器均设有对应的引脚，每一引脚连接一个所述继电器。
15.通过采用上述技术方案，通过达林顿管的输出端使达林顿管能分别与每一继电器
连接，降低每一继电器上通过的电流，当继电器发生损坏时，减少对应继电器对待测ic与测试仪的影响。
16.可选的，所述继电器的输入端与所述达林顿管的输出端连接，所述继电器的输出端与所述待测ic的测试端连接。
17.通过采用上述技术方案，使能通过达林顿管进一步增加继电器与待测ic的负载。
18.可选的，所述达林顿管、所述继电器以及所述待测ic的总负载大于等于所述测试仪的驱动能力。
19.通过采用上述技术方案，由于达林顿管、继电器以及待测ic的总负载大于等于测试仪的驱动能力，因此当继电器控制位数量较少或者发生损坏时，通过达林顿管增加负载，降低驱动电流增加对测试仪的影响。
20.综上所述，本技术包括以下至少一种有益技术效果：
21.通过达林顿管增加了负载，从而降低测试仪的驱动电流，降低测试仪的板卡发生损坏的风险，减少对进行测试仪板卡进行维修的维修周期，降低测试成本；
附图说明
22.图1是本技术一种集成电路继电器驱动测试系统的结构框图；
23.图2是本技术一种集成电路继电器驱动测试系统中待测ic、继电器与达林顿管的示意图；
24.图3是本技术本技术一种集成电路继电器驱动测试系统中对待测ic进行测试的测试流程图；
25.附图标记：1、测试仪；2、待测ic；3、达林顿管；4、继电器。
具体实施方式
26.以下结合附图对本技术作进一步详细说明。
27.由于数字电路的输出只有高电平与低电平两种，当高电平输出时，一般是输出端对负载提供电流，其提供的电流的数值叫“拉电流”。目前市场上对ic芯片进行测试时，一般采用的拉恒定电流测试方法是用大型逻辑测试仪ate进行测试，测试成本偏高，并且部分测试设备由于电源管理单元pmu（powermanagementunit）电流驱动能力不足导致无法测试大于200ma的电流负载的ic芯片，且目前市场上的测试仪ate都带有一定数量独立的user继电器控制位，驱动控制电流一般在100ma左右，当继电器控制位的数量不够或发生损坏时，较易导致测试仪1的板卡发生损坏，维修板卡的周期较长且维修费用较高。
28.为了解决上述问题，本技术实施例公开一种集成电路继电器驱动测试系统，参照图1与图2，包括测试仪1、待测ic2、继电器4与达林顿管3。
29.在本实施例中测试仪1为对待测ic2进行测试的仪器，用于分析待测ic2上的数字系统逻辑关系，对待测ic2上复杂的数字系统的测试与分析均较为有效，当测试仪1的io资源还存在有闲置时，可通过剩余的io资源对达林顿管3进行驱动。
30.由于本技术中达林顿管3的型号设为uln2003型，而uln2003型达林顿管3是高耐压、大电流复合型，由七个硅npn复合晶体管组成，每一对达林顿管3都串联一个2.7k的基极电阻，在5v的工作的电压下能与ttl和cmos电路直接相连，可用于处理原先需要标准逻辑缓
冲器来处理的数据，在本实施例中可用于对继电器4进行驱动，即达林顿管3的输入端与测试仪1中闲置的io资源连接，达林顿管3的输出端与继电器4连接，实现对继电器4的控制。
31.达林顿管3的是一个非门电路，包含7个单元，单独每个单元驱动电流最大可达500ma，因此达林顿管3包括有16个引脚，引脚1-7为脉冲输入端；8脚接地；引脚9为内部7个续流二极管负极的公共端用于连接负载电源正极或接地；引脚10-16为脉冲信号输出端，引脚10对应引脚7，引脚11对应引脚6，引脚12对应引脚5，引脚13对应引脚4，引脚14对应引脚3，引脚15对应引脚2，引脚16对应引脚1。
32.测试仪1设有多个与继电器4连接的继电器4控制位，通过继电器4控制位与达林顿管3连接。在本实施例中测试仪1的继电器4控制位分别与达林顿管3的1-7引脚连接，当测试仪1的继电器4控制位数量较多且大于7时，也可增加达林顿管3的数量。在本实施例中达林顿管3的数量与测试仪1中继电器4控制位的数量有关，例如当测试仪1连接有达林顿管3u1后，当测试仪1的继电器4控制位大于7时，为了增加负载还可增加达林顿管u2。
33.参照图1与图2，达林顿管3的输出端对应每一继电器4均设有对应的引脚，每一引脚连接一个继电器4，达林顿管3的输出端引脚分别为16、15、14、13、12；在本实施例中对应继电器4可设为5个，分别为k1、k2、k3、k4、k5，其中继电器4的输入端与达林顿管3的输出端连接，继电器4的输出端与待测ic2的测试端连接，继电器4的输入端可为k1、k2、k3、k4、k5，依次分别与达林顿管3的16与12引脚连接，例如继电器4的输入端k1与达林顿管3的16引脚连接，继电器的输入端k5与达林顿管3的12引脚连接。
34.对应待测ic2的测试端引脚分别为pad11、pad10、pad9、pad8、pad7，继电器4的输出端分别标记为pad11、pad10、pad9、pad8、pad7，继电器4的输出端的引脚与待测ic2的测试端引脚一一对应，例如继电器4的输出端引脚pad11与待测ic2的测试端引脚pad11连接。例如当待测ic2的需要连接对应通道，通过继电器4对应引脚的开启协助进行连接，当需关闭时，通过继电器4的关闭来进行待测ic2与对应电路的关闭。
35.达林顿管3、继电器4以及待测ic2的总负载大于等于测试仪1的驱动能力，当继电器4控制数量不够或发生损坏时，通过搭配的达林顿管3uln20037路达林顿管3来控制继电器4的通断，实现对待测ic2的驱动测试。参照图3，测试流程可为：
36.s1、对达林顿管uln2003进行供电，供电电压为5v；
37.s2、通过达林顿管uln2003的输入端驱动继电器4闭合连接；
38.s3、通过测试仪1的io通道供5v电压到达林顿管uln2003的输入引脚；
39.s4、通过达林顿管uln2003驱动继电器4闭合，使继电器4导通；
40.s5、对待测ic2进行测试。
41.本技术实施例一种集成电路继电器4驱动测试系统的实施原理为：当需对待测ic2进行测试时，测试仪1的与达林顿管3连接，达林顿管3的输出端与继电器4连接，继电器4的测试端与待测ic2连接，测试仪1的控制位较少或发生损坏时，驱动电流增加，而通过达林顿管3增加了负载，从而降低测试仪1的驱动电流，降低测试仪1的板卡发生损坏的风险，减少对进行测试仪1板卡进行维修的维修周期，降低测试成本。
42.以上均为本技术的较佳实施例，并非依此限制本技术的保护范围，故：凡依本技术的结构、形状、原理所做的等效变化，均应涵盖于本技术的保护范围之内。