输入和输出路径的扫描速度优化的制作方法
【技术领域】
[0001]本发明涉及集成电路测试，具体地涉及测试时间和扫描移频的优化。
【背景技术】
[0002]扫描链路是用于可测性设计(Design For Test)的技术。目标在于通过提供一种简单的方式来设置和观察IC中的每个触发器以使测试更简单。被称为扫描使能(scanenable)的特殊信号被加入设计中，当断言(assert)该信号时，设计中的每个触发器被连入一个或多个长移位寄存器，一个输入引脚向每个链路提供数据，并且一个输出引脚被连接至每个链路的输出。然后利用芯片的时钟信号，任意模式可以被输入触发器的每个链路中，和/或可以读取每个触发器的状态。测试模式经由(一个或多个)扫描链路被移入，在“(一个或多个)启动/捕获周期”期间，脉冲式提供功能时钟信号来测试电路，然后把观察到的结果移出至芯片的输出引脚并且与预期的“好机器”结果进行比较。
[0003]在扫描链路测试中，需要进行优化，即最大化移频从而最小化测试时间。扫描链路移频受以下各项限制:
[0004]a)扫描链路的固有定时(timing)，该固有定时由扫描触发器的建立和保持时间决定；以及
[0005]b)到第一触发器的输入路径和从最后触发器的输出路径。这些路径的频率响应取决于诸如Vdd、温度、电网和流程细节之类的因素；以及
[0006]c) I/O 定时。
[0007]在当前技术中，ATE输入/输出定时通常是对扫描测试速度最明显限制。将扫描速度提高至超出安全的定时容限可能使得扫描测试结果不稳定。因此，习惯做法是减小测试速度以便建立大的定时容限，这得到了稳定的结果，但是增加了测试时间。
【发明内容】
[0008]本文所公开的是被设计来生成具有小容限但产生稳定结果的最佳ATE输入/输出定时的扫描优化器系统和方法。因此，扫描测试时间被大大改进。
【附图说明】
[0009]图1示出需要定时优化的示例性扫描链路系统设计的组件。
[0010]图2示出并行测试的若干扫描链路的TDO引脚上的SCAN选通(strobe)定时。
[0011]图3示出包含发明性扫描速度优化的输出TDO路径的实施例。
[0012]图4示出对输出TDO路径的定时进行优化的结果。
[0013]图5示出包含发明性扫描速度优化的输入TDI和时钟路径TDC的实施例。
[0014]图6生动地示出对输入TDI/Mode路径进行优化的结果。
[0015]图7示出可被用于并行优化多个扫描链路优化定时偏差和频率的示例性算法的流程图。
[0016]图8示出可用于实现本发明的各部分的示例性计算机系统。
【具体实施方式】
[0017]本文公开的系统和方法解决了针对多个并行扫描链路的输入/输出定时的优化(尽管本发明的各方面可以应用于单一扫描链路设计)。需要注意的是，除I/o定时之外频率最大化，还将上面列出的所有因素考虑在内。输入(TDI)和输出(TDO)定时是按逐个引脚方式进行优化的。依据输出选通定时来调整输出定时，而依据输入数据边沿以及路径延迟来优化输入定时，输入数据边沿取决于链路中的第一触发器的建立和保持时间。还需要注意的是最大可达到频率不一定是最优频率。在实践中，最佳操作频率可能略低于最大值。
[0018]图1示出需要定时优化的示例性扫描链路系统设计的组件。扫描链路1-N(10)各自耦合至逻辑105并且受SCAN时钟110控制。控制逻辑115控制扫描电路。包含在控制逻辑中的是可以控制扫描时钟频率(即，用于“启动/捕获”)的锁相环118。输入路径延迟120发生在输入板125和扫描链路100之间。其它非时钟延迟130发生在扫描链路100和输出板135之间。这些非时钟延迟包括针对TDI和TDO的路径延迟以及针对整个被测器件的分布式时钟110的变化。
[0019]图2示出并行测试的若干扫描链路的TDO引脚上的SCAN选通定时。周期200是扫描移动周期。在时间段205期间，数据值在变化，并且在扫描移动周期200的时间段210期间，数据值是稳定的。为了有效并高效的利用扫描链路来独立地或并行地测试逻辑，在每个扫描移动周期内根据扫描选通同时(相对于扫描移动周期起点)执行扫描数据捕获，其中，根据本发明的实施例，可以在不同时刻针对不同信道执行扫描数据捕获。因为每个扫描链路的定时的可变性(称为“定时偏差”)针对并行使用的多个扫描链路导致各扫描链路之间的定时偏移，针对每个扫描链路，扫描选通在不同的位置与扫描移动周期相交。为使用多个扫描链路并行测试，如果定时偏差相对于扫描移动周期太大时，则可能没有“采样眼”(在采样眼中，所有扫描链路可以被同时采样的，即，其中数据值对于所有扫描链路是稳定的)。如果在移动周期中未适当地放置选通，则甚至针对单个扫描链路测试的采样也会受到损害。本方法通过将扫描移频减小至“安全”移频来避免该问题，其中，采样眼足够长以确保定时偏差在可接受范围内。然而，这会导致更低的扫描频率并且提高扫描测试时间。
[0020]发明人意识到可以通过以下各项来提高最佳移频:修改每个单独扫描链路的定时偏移以减小多个扫描链路之间的定时偏差、在可行的时间处使所有扫描链路能够出现TDO选通、为输入路径优化数据边沿位置。如果在时钟域中选通定时接近所有扫描链路的通过范围的中心，那么扫描移频可以在不向不可行区域发送选通的情况下提高。因此，把输入信号边沿放置于靠近通过范围的中心是最佳选择。需要注意的是该最佳移频一般不是最大的可能移频:如下文将会描述的，产出考虑(yield considerat1n)可以指示略低的最佳频率。
[0021]本发明的一个实施例提供了用于优化扫描引脚定时从而最大化安全扫描频率的方法。一般来说，该方法包括通过确定移频和时间延迟的最好(即，最佳)组合来最大化扫描吞吐量。在多个并行扫描链路的情况下，针对所有扫描链路的移频在时钟域中被约束为相同，尽管可能有多个时钟域。可以针对每个单独扫描链路或时钟域优化定时偏差。
[0022]针对每个扫描链路的频率(f)和时间延迟(Δ t)的组合的优化可以以各种方式来实现。这些方式包括但不限于以下各项:a)对f和At两者执行线性搜索；b)对f和At执行2D 二分搜索；c)其它搜索算法。大多数搜索包括在f和At的特定组合中进行P/F有效性检查(可以在硬件或软件中实现)。这些有效性检查包括以下步骤:
[0023]1.生成测试模式；
[0024]2.在所有扫描链路上加载测试模式；
[0025]3.从所有扫描链路中卸载测试模式；
[0026]4.如果加载=卸载，那么通过
[0027]如果加载不=卸载，那么失败；
[0028]5.重复η次以确保没有得到错误的肯定，即，本应失败时的通过。
[0029]在实施例中，定时偏差的优化是通过使用定时游标(vernier)获得的，这种定时游标可以通过各种方式实现，除了被包含在用于改变频率的周期发生器中之外还被包含在输入(TDI和TDC)和输出(TDO)路径中。
[0030]图3示出包含用于扫描速度优化的发明性定时调整装置的输出TDO路径的实施例。该实施例是示例性而非限制性的。TDO引脚被用于在“移出”期间控制数据选通。从输出板305的输出路径300包括与采样触发器315相连接的ATE接收器310。采样受选通320控制，选通320具有至采样触发器的输入325。来自采样触发器315的输出330被馈送到测试处理器335内，测试处理器335可以是状态机，并且在测试处理器335中做出关于采样数据的通过/失败决定。至复用器340的输入可以包括来自处理器335的通过/失败结果，以及来自文档数据库345的数据。输出350形成反馈回路来修改选通在扫描移动周期中的位置。反馈回路中的模拟定时游标355可以被调整来改变选通320的定时。该发明性配置使得能够在“移出”期间控制和调整TDO选通边沿。
[0031]图4生动地示出优化输出TDO路径的结果。扫描移动周期400-407与输出引脚TDOl-TDOn相关联。定时区域410-417和420-427是不稳定区域，其中的数据值正在增大或减小，而430-437是稳定区域(也被称为“通过窗口”)。需要注意的是，如果TDO选通落在不稳定区域内，那么测试结果可能是“失败”，而如果TDO选通落在稳定区域内，那么测试结果可能是“通过”以适当地操作被测器件(DUT)。如果没有进行定时偏差调整，则选通点440-447同时出现，对一些引脚而言，这非常靠近不稳定区域并且只允许非常小的可接受窗口(或者如果定时偏差略大于此示例中