基于自适应tiadc的频谱分析模块的制作方法
【技术领域】
[0001] 本发明设及一种频谱分析模块，尤其是设及一种基于自适应TIADC的频谱分析模 块。
【背景技术】
[0002] 随着电子信息技术的迅速发展，数字化系统应用越来越广泛，频谱分析仪是测量 领域中最基础、最重要的仪器之一，也是电子信息频域分析的重要工具。目前市场上的频谱 分析仪大体分为扫描调谐式和傅里叶频谱分析两大类。传统的扫描调谐式频谱分析仪通过 前端电路的可调谐的接收机，经混波、放大，滤波与检波一系列处理。傅里叶变换的现代频 谱分析仪，通过傅里叶运算将被测信号分解成分立的频率分量，得到信号分析频谱。传统的 频谱分析仪实现方式大多采用DSP处理器对信号先进行串行采集、数据存储与处理，分析 速度受到限制。积极研制性能优异、低成本和高速的频谱分析模块是数字化频谱分析的发 展方向。
[0003] 快速傅里叶（FFT)的性能用取样点数和取样率来表征，最高输人频率取决于取样 率，分辨率取决于采样率和分析点数。FFT运算时间与取样，点数成对数关系，频谱分析仪 需要高频率、高分辨率和高速运算时，通常采用高速的FFT模块和时间交替采样灯IADC)技 术，时间交替采样（TIADC)技术中由多路模数转换器（ACD)交替采样来提高信号采样率， TIADC的采样精度由模数转换器的精度决定。《国外电子测量技术》2012年31卷3期，第 48页-50页刊载的名称为《基于时间交替采样的频谱分析模块设计》（作者为：郭金龙，黎 恒，何明建）的文献中提出了基于TIADC的频谱分析模块，该基于TIADC的频谱分析模块 包括信号调理电路、二通道ADC采样电路、数据抽取电路、异步FIFO电路和FFT模块。该 基于TIADC的频谱分析模块的工作原理为：被测信号先通过调理电路进行放大和滤波等预 处理；再送至二通道ADC采样电路进行采样；采样数据通过数据抽取电路完成采样数据的 抽取；抽取后的采样数据通过异步FIFO进行缓存使其匹配后续FFT模块的速率，进而通过 FFT模块完成信号的频谱分析。但是该基于TIADC的频谱分析模块存在W下问题：虽然二 通道ADC交替采样能提高信号的采样率，而由于忍片工艺水平的差异，两片ADC之间的时间 失配误差对数据采集的影响显著，致使频谱分析模块计算信号频谱误差较大，工作稳定性 不局。
【发明内容】
[0004] 本发明所要解决的技术问题是提供一种分析信号频谱误差较小，工作稳定性高的 基于自适应TIADC的频谱分析模块。
[0005] 本发明解决上述技术问题所采用的技术方案为：一种基于自适应TIADC的频谱分 析模块，包括第一模数转换器、第二模数转换器、第=模数转换器、第四模数转换器、第一分 数延迟滤波器、第二分数延迟滤波器、第=分数延迟滤波器、第一SRAM存储器、第二SRAM存 储器、四选一选择器、第一异步FIFO模块、第二异步FIFO模块、第S异步FIFO模块、第四异 步FIFO模块、第五异步FIFO模块、第一时延估计器、第二时延估计器、第S时延估计器、FFT模组、逻辑控制模块和数字下变频器；所述的FFT模组包括第一FFT模块、第二FFT模块、第 SFFT模块和第四FFT模块；
[0006] 所述的四选一选择器具有第一输入端、第二输入端、第=输入端、第四输入端和使 能端；所述的第一时延估计器、所述的第二时延估计器和所述的第=时延估计器分别具有 第一输入端、第二输入端和输出端；所述的第一FFT模块、所述的第二FFT模块、所述的第S FFT模块和所述的第四FFT模块均具有输入端、输出端和控制端；
[0007] 所述的第一模数转换器的输出端和所述的第一SRAM存储器的输入端连接，所述 的第一SRAM存储器的输出端分别与所述的第一异步FIFO模块的输入端和所述的四选一 选择器的第一输入端连接；所述的第二模数转换器的输出端和所述的第一分数延迟滤波器 的采样信号输入端连接，所述的第一分数延迟滤波器的输出端分别与所述的第二异步FIFO 模块的输入端和所述的四选一选择器的第二输入端连接；所述的第=模数转换器的输出端 和所述的第二分数延迟滤波器的采样信号输入端连接，所述的第二分数延迟滤波器的输出 端分别与所述的第S异步FIFO模块的输入端和所述的四选一选择器的第S输入端连接； 所述的第四模数转换器的输出端和所述的第=分数延迟滤波器的采样信号输入端连接，所 述的第S分数延迟滤波器的输出端分别与所述的第四异步FIFO模块的输入端和所述的四 选一选择器的第四输入端连接；所述的第一异步FIFO模块的输出端和所述的第一FFT模块 的输入端连接，所述的第二异步FIFO模块的输出端和所述的第二FFT模块的输入端连接， 所述的第S异步FIFO模块的输出端和所述的第SFFT模块的输入端连接，所述的第四异步 FIFO模块的输出端和所述的第四FFT模块的输入端连接；
[0008] 所述的第一FFT模块的输出端分别与所述的第一时延估计器的第一输入端、所述 的第二时延估计器的第一输入端和所述的第=时延估计器的第一输入端连接；所述的第二 FFT模块的输出端与所述的第一时延估计器的第二输入端连接；所述的第SFFT模块的输 出端与所述的第二时延估计器的第二输入端连接；所述的第四FFT模块的输出端与所述的 第=时延估计器的第二输入端连接；所述的第一时延估计器的输出端和所述的第一分数延 迟滤波器的时延信号输入端连接，所述的第二时延估计器的输出端和所述的第二分数延迟 滤波器的时延信号输入端连接，所述的第=时延估计器的输出端和所述的第=分数延迟滤 波器的时延信号输入端连接；
[0009] 所述的四选一选择器的输出端与所述的数字下变频器的输入端连接，所述的数字 下变频器的输出端与所述的第五异步FIFO模块的输入端连接，所述的第五异步FIFO模块 的输出端分别与所述的第一FFT模块的输入端、所述的第二FFT模块的输入端、所述的第S FFT模块的输入端和所述的第四FFT模块的输入端连接，所述的第一FFT模块的输出端、所 述的第二FFT模块的输出端、所述的第SFFT模块的输出端和所述的第四FFT模块的输出 端分别与所述的第二SRAM存储器的输入端连接；
[0010] 所述的逻辑控制模块分别与所述的第一FFT模块的控制端、所述的第二FFT模块 的控制端、所述的第SFFT模块的控制端和所述的第四FFT模块的控制端连接；所述的四选 一选择器的使能端接入依次选通所述的四选一选择器的第一输入端、第二输入端、第=输 入端和第四输入端的使能控制信号.
[0011]所述的第一模数转换器、所述的第二模数转换器、所述的第=模数转换器和所述 的第四模数转换器组成四通道模数转换器；采样时，四通道模数转换器对信号进行时间交 替采样，所述的第一模数转换器的输出信号输入到第一SRAM存储器中后被缓存到第一异 步FIFO模块中，所述的第二模数转换器的输出信号输入到所述的第一分数延迟滤波器中 处理后被缓存到所述的第二异步FIFO模块中，所述的第S模数转换器的输出信号输入到 所述的第二分数延迟滤波器中处理后被缓存到所述的第S异步FIFO模块中，所述的第四 模数转换器的输出信号输入到所述的第=分数延迟滤波器中处理后被缓存到所述的第四 异步FIFO模块中；所述的第一FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第 一异步FIFO模块中的数据并对该数据进行傅立叶变换后分别输入到所述的第一时延估计 器的第一输入端、所述的第二时延估计器的第一输入端和所述的第=时延估计器的第一输 入端，所述的第二FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第二异步FIFO 模块中的数据并对该数据进行傅立叶变换后输入到所述的第一时延估计器的第二输入端， 所述的第SFFT模块在所述的逻辑控制模块控制下采集缓存到所述的第S异步FIFO模块 中的数据并对该数据进行傅立叶变换后输入到所述的第二时延估计器的第二输入端，所述 的第四FFT模块在所述的逻辑控制模块控制下采集缓存到所述的第四异步FIFO模块中的 数据并对该数据进行傅立叶变换后输入到所述的第=时延估计器的第二输入端；所述的第 一时延估计器生成时延信号传送给所述的第一分数延迟滤波器，所述的第二时延估计器生 成时延信号传送给所述的第二分数延迟滤波器，所述的第=时延估计器生成时延信号传送 给所述的第=分数延迟滤波器，所述的第一分数延迟滤波器、所述的第二分数延迟滤波器、 所述的第=分数延迟滤波器分别输出对应的校正信号，此时，所述的四选一选择器在外部 使能控制信号的控制下按顺序依次选通所述的四选一选择器的第一输入端、第二输入端、 第=输入端和第四输入端，所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤波 器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第=分数延迟滤 波器输出的校正信号按顺序在所述的四选一选择器的输出端输出，此时，所述的四选一选 择器的输出端的输出信号为所述的第一SRAM存储器的输出信号、所述的第一分数延迟滤 波器输出的校正信号、所述的第二分数延迟滤波器输出的校正信号和所述的第=分数延迟 滤波器输出的校正信号拼接成的一路数据流，所述的数字下变频器对该路数据流进行下变 频抽取处理后将该路数据流的下变频抽取信号输出，该路数据流的下变频抽取信号由所述 的第一SRAM存储器的输出信号、所述的第一分数延迟滤波器输出的校正信号、所述的第二 分数延迟滤波器输出的校正信号和所述的第=分数延迟滤波器输出的校正信号拼接后经 下变频器的输出得到，下变频抽取信号输入到所述的第五异步FIFO模块；此时，所述的第 五异步FIFO模块输出信号分为四组FFT运算长度数据，所述的第一FFT模块首先在所述的 逻辑控制模块的控制下采集所述的第五异步FIFO中的第一组FFT运算长度信号进行频谱 分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，然后所述的第二FFT模块 在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第二组FFT运算长度信号 进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，接着所述的第 SFFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第S组FFT运 算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存储器中，最 后所述的第四FFT模块在所述的逻辑控制模块的控制下采集所述的第五异步FIFO中的第 四组FFT运算长度信号进行频谱分析处理后得到对应的频谱分析信号缓存到第二SRAM存 储器中，由此得到校正后的频谱信号。
[0012] 所述的第一分数延迟滤波器为Farrow结构滤波器；所述的第二分数延迟滤波器 和所述的第=分数延迟滤波器的结构与所述的第一分数延迟滤波器相同。
[0013] 所述的第一分数延迟滤波器包括四个结构相同的有限脉冲滤波器、=个结构相同 的乘法器和=个结构相同的加法器，所述的有限脉冲滤波器具有信号输入端、信号输出端 和时钟控制端，四个结构相同的有限脉冲滤波器分别为第一有限脉冲滤波器、第二有限脉 冲滤波器、第=有限脉冲滤波器和第四有限脉冲滤波器，所述的乘法器具有第一乘数输入 端、第二乘数输入端和输出端，=个结构相同的乘法器分别为第一乘法器、第二乘法器和第 =乘法器，所述的加法器具有第一加数输入端、第二加数输入端和输出端，=个结构相同的 加法器分别为第一加法器、第二加法器和第=加法器；
[0014] 所述的