48]bl，第一FPGA芯片使能CLE信号，则此时(PU处理器的I/O口发送的信号是命令信号;CPU处理器发送SOh命令，该命令为写准备命令；
[0049]b2，第一FPGA芯片使能ALE信号，则此时(PU处理器的I/O口发送的信号是地址信号;CPU处理器发送FLASH芯片的页地址，该页地址总共包括五个地址，其中前两个地址为列地址，后三个地址为行地址;CPU处理器将面目标回波模拟数据写入FLASH芯片的页地址所对应的FLASH芯片的缓冲区内；
[0050]b3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送1h命令，该命令为写确认命令;第一 FPGA芯片将FLASH芯片的缓冲区内的数据写入FLASH芯片的对应的页；
[0051 ] b4，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送70h命令，该命令表示读取写状态;第一FPGA芯片将写状态发送至CPU处理器的I/O口，如果I/O口的O引脚=O，则表示写数据操作成功，如果I/O 口的O引脚=1，则表示写数据操作失败
[0052](3)步骤3的具体子步骤为:
[0053]cl，第一FPGA芯片使能CLE信号，则此时(PU处理器的I/O口发送的信号是命令信号;CPU处理器发送OOh命令，该命令为读准备命令；
[0054]c2，第一FPGA芯片使能ALE信号，则此时(PU处理器的I/O口发送的信号是地址信号;CPU处理器发送需要读取的FLASH芯片的页地址的起止范围；
[0055]c3，第一FPGA芯片使能CLE信号，CPU处理器的I/O口发送30h命令，该命令为读确认命令;第一 FPGA芯片使能RE信号，第一 FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的第I页数据；
[0056]c4，第一 FPGA芯片判断FLASH芯片的对应的第I页数据是否读取完，若未读取完，则第一 FPGA芯片继续读取FLASH芯片的对应的第I页数据，若读取完，则第一 FPGA芯片根据需要读取的FLASH芯片的页地址的起止范围，读取FLASH芯片的对应的下一页数据，直到读取完FLASH芯片的对应的最后一页数据；
[0057]c5，数据缓存模块将从FLASH阵列中读取出来的面目标回波模拟数据进行缓存并发送给模拟板。
[0058]本发明的有益效果为:本发明的用于面目标的测速测距雷达回波模拟器及模拟方法不仅可以对点目标回波进行模拟，而且可以针对面目标进行回波模拟。
【附图说明】
[0059]下面结合【附图说明】和【具体实施方式】对本发明作进一步详细说明。
[0060]图1为本发明的用于面目标的测速测距雷达回波模拟器的整体结构示意图；
[0061]图2为本发明的用于面目标的测速测距雷达回波模拟器的主机板的结构示意图；
[0062]图3为本发明的用于面目标的测速测距雷达回波模拟器的存储板的结构示意图；
[0063]图4为本发明的用于面目标的测速测距雷达回波模拟器的存储板中，测速FLASH阵列中8片FLASH的串联结构或测距FLASH阵列的每组FLASH中8片FLASH的串联结构示意图；
[0064]图5为本发明的用于面目标的测速测距雷达回波模拟方法的步骤I的流程图；
[0065]图6为本发明的用于面目标的测速测距雷达回波模拟方法的步骤2的流程图；
[0066]图7为本发明的用于面目标的测速测距雷达回波模拟方法的步骤3的流程图；
[0067]图8为本发明的用于面目标的测速测距雷达回波模拟器的模拟板的结构示意图。
【具体实施方式】
[0068]在本发明描述中，除非另有明确的规定和限制，术语“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或者一体地连接;可以是机械连接，也可以是电连接;可以是直接连接，也可以是通过中间媒介连接，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以根据具体情况理解上述语在本发明中的具体含义。
[0069]在本发明的实施例中，将本发明的一种用于面目标的测速测距雷达回波模拟器简称为模拟器。
[0070]—、参照图1，本发明的实施例中，本发明的模拟器包括:主机板、存储板、模拟板；所述主机板与所述存储板连接;所述存储板与所述模拟板连接。
[0071]二、参照图2，本发明的实施例中，主机板包括:CPU处理器、固态存储器和第一通信模块。所述CHJ处理器分别与所述固态存储器和第一通信模块连接;所述固态存储器与所述第一通信模块连接。
[0072]本发明的实施例中，主机板的主要功能为:存储面目标回波模拟数据，并在模拟器进行面目标回波模拟之前，将固态存储器中的面目标回波模拟数据通过第一通信模块发送给存储板。
[0073]所述CPU处理器，用于将面目标回波模拟数据存储在固态存储器中。
[0074]所述固态存储器，用于存储面目标回波模拟数据。
[0075]所述CPU处理器，还用于控制第一通信模块将固态存储器中的面目标回波模拟数据发送给存储板。
[0076]所述第一通信模块，用于将固态存储器中的面目标回波模拟数据发送给存储板，本发明的实施例中，选用PCI9054模块作为第一通信模块。
[0077]本发明的实施例中，主机板还包括电源管理模块，用于给模拟器提供数字电源和模拟电源;具体地，数字电源用于给存储板供电；模拟电源用于给机箱、主机板和模拟板供电。
[0078]三、参照图3，本发明的实施例中，存储板包括:第一FPGA芯片、第二通信模块、数据缓存模块和FLASH阵列。所述第一FPGA芯片分别与所述第二通信模块、数据缓存模块和FLASH阵列连接;所述第二通信模块与所述FLASH阵列连接;所述FLASH阵列与所述数据缓存模块连接。
[0079]本发明的实施例中，存储板的主要功能为:
[0080](I)在模拟器进行面目标回波模拟之前，将面目标回波模拟数据通过第二通信模块发送到FLASH阵列；
[0081 ] (2)在模拟器进行面目标回波模拟时，将FLASH阵列中的面目标回波模拟数据发送给数据缓存模块中进行缓存，数据缓存模块在缓存好一定的数据之后，将缓存好的数据发送给模拟板。
[0082]所述第一FPGA芯片，用于控制存储板内各个模块的工作时序，本发明的实施例中，选用EP2S60F1020I5芯片作为第一FPGA芯片，该芯片的最高处理速度可以达到500MB/S，夕卜部传输端口为LVDS差分端口，最大传输时钟可以达到400MHz。
[0083]所述第二通信模块，用于接收从主机板的第一通信模块发送过来的面目标回波模拟数据，并将该面目标回波模拟数据发送给所述FLASH阵列，本发明的实施例中，选用PCI9054模块作为第二通信模块。
[0084]所述FLASH阵列用于存储或回放面目标回波模拟数据。本发明的实施例中，FLASH阵列需要分别对面目标回波模拟数据中的测速回波模拟数据和测距回波模拟数据进行存储，贝IJFLASH阵列包含测速FLASH阵列和测距FLASH阵列。测速FLASH阵列中，采用8片FLASH串联工作，其存储量为16GB;测距FLASH阵列中，采用8组FLASH并联工作，速度可以达至Ι」200ΜΒ/s，每组FLASH中，采用8片FLASH串联工作，则测距FLASH阵列共有64片FLASH，其总体存储量为12 8GB。本发明的实施例中，测速FLASH阵列中8片FLASH的串联结构与测距FLASH阵列的每组FLASH中8片FLASH的串联结构相同，如图4所示。FLASH阵列中的每片FLASH均分为2小片，每小片包含NI块，每块包含N2页，其中，NI和N2均为正整数。
[0085]所述数据缓存模块，用于缓存从所述FLASH阵列中读取出来的面目标