基于fpga的高速真有效值检波系统的制作方法
【技术领域】
[0001]本实用新型涉及电子技术领域，由其涉及一种基于FPGA的高速真有效值检波系统。
【背景技术】
[0002]电子系统和电力系统以及工业企业配电系统的电参数测量中，真有效值是一种最重要、最常用的电参数。任何有关于功率的测量，都离不开电流电压的有效值检测，而测量有效值通常依靠峰值测量或者整流平均值测量或者使用集成芯片进行有效值检波，如AD536，AD637等来实现。但当待测信号中即有直流也存在复杂的交流成分或谐波时，仅仅采用峰值测量或者整流平均值检波，这类测量就会产生较大的误差，甚至不能继续工作。逐步积分法可以完成对任意波形的真有效值检测，很多集成芯片均采用逐步积分法对信号有效值进行测量，但其受温度影响大，电路中必须对温度补偿，稳定性差，且工作效率较低，基本上每秒只能进行低于10次的测量。显然，在系统需要快速测量进行后续工作时，这类芯片往往存在着致命的缺陷。因此，需要一种线性范围较宽，精度高，响应快，可广泛应用的真有效值检波系统。
【实用新型内容】
[0003]为了克服现有真有效值检波测量受到待测信号限制、响应慢以及线性范围的缺点，本实用新型提出了一种基于FPGA的高速真有效值检波系统。
[0004]本实用新型所采用的技术方案是:一种基于FPGA的高速真有效值检波系统，包括依次连接的信号放大器、A/D转换器、FPGA模块和控制模块。
[0005]进一步的，所述的FPGA模块包括中值滤波单元、绝对值单元、时间计权单元和平方和单元；所述的中值滤波单元、绝对值单元和时间计权单元依次连接，所述的平方和单元和绝对值单元连接。
[0006]进一步的，所述的控制模块包括依次连接的均方根单元和显示单元。
[0007]本实用新型的有益效果是:一种基于FPGA的高速真有效值检波系统利用A/D转换器与FPGA结合，对待测信号进行逐步积分；为了降低噪声对测量影响，该检波器还引入了信号的中值滤波，在很大程度上提高了测量精度。本实用新型可以在待测信号的一周期，完成对信号的真有效值测量，同时具有线性范围宽、精度高，稳定性好，灵活性强等优点。
【附图说明】
[0008]图1是本实用新型的数字真有效值检波原理图。
【具体实施方式】
[0009]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能解释为对本实用新型的限制O
[0010]一种基于FPGA的高速真有效值检波系统，包括依次连接的信号放大器、A/D转换器、FPGA模块和控制模块。
[0011]所述的FPGA模块包括中值滤波单元、绝对值单元、时间计权单元和平方和单元；所述的中值滤波单元、绝对值单元和时间计权单元依次连接，所述的平方和单元和绝对值单元连接。
[0012]所述的控制模块包括依次连接的均方根单元和显示单元。
[0013]如图1，信号先经过信号放大器，将待测信号放大后，进入AD转换器将模拟量转化为数字量进入FPGA模块，FPGA模块中的中值滤波单元将信号中值滤波，去除噪声后，同时在时间计权单元中对其进行时间计权，在绝对值单元求待测信号的绝对值以保证接下来对信号求平方和计算的正确性，经过平方和单元求得平方和，输出到控制模块的均方根单元求均方根，并由显示单元显示。
[0014]信号通过A/D转换为数字信号进入FPGA的中值滤波单元，中值滤波单元具有两个数据队列，一个保持先进先出原则，把数据按照时间进行排序，保证每一位数据都能实时的参与中值筛选，提高数据的正确性。另一个用于数据的排序，从而选取中值输出到求绝对值单元。时间计权单元进行时间计权，在已知信号频率的情况下，根据实际需求设置采样点数并用直接数字式频率合成器DDS产生采样时钟，进行时间计权，保证控制模块对信号的整个周期进行逐步积分，最终FPGA模块将平方和结果和所设置的采样点数输出到控制模块进行处理。
[0015]在待测信号频率未知的情况下，估计待测信号的最大可能频率，根据实际需要采集的信号点数得到信号的采样时钟。在信号经过中值滤波单元中值滤波后，采样时钟作为求绝对值和平方和计算的工作时钟，具有绝对值单元、平方和单元的功能，最终将平方和结果输出到控制模块中。采样点数在每次采样时钟的上升沿加一，判断信号为一个完整周期的依据为信号是否过零点，在正向(由负到正)过零点时采样点数输出到控制模块中后重新在FPGA模块中置零，实现时间计权单元的时间计权。
[0016]本实用新型具体控制实现为现有技术，本实用新型仅提供装置结构设计技术方案。
【主权项】
1.一种基于FPGA的高速真有效值检波系统，其特征在于:包括依次连接的信号放大器、A/D转换器、FPGA模块和控制模块；所述的FPGA模块包括中值滤波单元、绝对值单元、时间计权单元和平方和单元；所述的中值滤波单元、绝对值单元和时间计权单元依次连接，所述的平方和单元和绝对值单元连接。2.根据权利要求1所述的一种基于FPGA的高速真有效值检波系统，其特征在于:所述的控制模块包括依次连接的均方根单元和显示单元。
【专利摘要】本实用新型公开了一种基于FPGA的高速真有效值检波系统，包括依次连接的信号放大器、A/D转换器、FPGA模块和控制模块；本实用新型利用A/D转换器与FPGA模块结合，对待测信号进行逐步积分；为了降低噪声对测量影响，该检波器还引入了信号的中值滤波，在很大程度上提高了测量精度；本实用新型可以在待测信号的一周期，完成对信号的真有效值测量，同时具有线性范围宽、精度高，稳定性好，灵活性强等优点。
【IPC分类】G01R19/02
【公开号】CN204649825
【申请号】CN201520331275
【发明人】赵久瑞, 曹建发, 王帅, 张望先
【申请人】武汉大学
【公开日】2015年9月16日
【申请日】2015年5月21日