一种多路cpld测频仪的制作方法
【专利摘要】本实用新型公开了一种多路CPLD测频仪，包括CPLD控制器和单片机，CPLD控制器包括D触发器、第一计数器、第二计数器、数控选通模块和与门；第1、2、3...M被测信号输入端与数控选通模块的第1、2、3...M输入端对应连接；数控选通模块的输出端与第一计数器的计数时钟输入端相连接；数控选通模块的数控选通端与单片机的输出口相连接；第一计数器的清零端为测频启动信号输入端。本实用新型具有测量精度高、硬件电路简单，工作可靠性高，并且能同时对多路信号进行测量的优点。
【专利说明】
一种多路CPLD测频仪
技术领域
[0001]本实用新型涉及一种频率测量仪器，具体是一种采用CPLD硬件电路进行多路信号频率测量的测频仪器，属于信号测量技术领域。
【背景技术】
[0002]频率测量对于非电参数的电测量非常重要，通常可转换成电脉冲信号的物理量都可以通过测量频率的方法对其进行测量。频率测量原理通常分为两种:测频法和测周期法。测频法就是在确定的闸门时间Tg内，记录被测信号的变化周期数(或脉冲个数)Nx，则被测信号的频率为:fx = Nx/Tg。测周期法需要有标准信号的频率fs，在待测信号的一个周期Tx内，记录标准频率的周期数Ns，则被测信号的频率为:fx = fs/Ns。这两种方法的计数值会产生±1个字误差，并且测试精度与计数器中记录的数值有关。
[0003]此外，目前也存在另外一种测频方法:多周期法。多周期法与测周期法原理较为接近，差别是其以被测信号的多个周期作为闸门时间，对标准信号进行计数，相比测周期法，多周期法可以采集得到得更多的被测信号样本，这有利于降低误差，提高测量精度。但是现有技术中多周期法的实现硬件往往是以单片机为核心配合各外围数字集成电路的测量系统，并且通常是采用单片机内部的计数器对标准信号进行计数测量，这导致现有技术中的上述方案存在以下缺陷(I)由于单片机内部计数器计数容量较小，并且计数容量不能修改，这对于提高测量灵活性与精度是一种限制；(2)由于需要其他数字集成电路(主要是计数器芯片、各种门电路和触发器芯片)相配合才能实现测量，这导致了电路设计复杂；(3)由于单片机工作可靠性低，某些情况下瞬间的复位也会造成严重后果，因此系统测量稳定性不高，测量精度的提尚受限。
[0004]以上讨论的是现有技术中实现测频仪的核心硬件电路所具有的3项显著缺陷，具体的以上述现有核心硬件电路为主要构件实现的测频仪器还存在以下缺陷:由于核心硬件电路只设计了一个被测信号输入端(通常是计数单元的某个端口)，因此测频仪也就只能在同一时刻对单个数字信号进行测量，这往往难以满足测量使用需求。
【实用新型内容】
[0005]针对现有技术存在的上述不足，本实用新型的目的是:怎样提供一种测量精度高、硬件电路简单，工作可靠性高，并且能同时对多路信号进行测量的CPLD测频模块。
[0006]为了实现上述目的，本实用新型采用了以下的技术方案。
[0007]—种多路CPLD测频仪，其特征在于:包括CPLD控制器和单片机，所述CPLD控制器包括D触发器、第一计数器、第二计数器、数控选通模块和与门；
[0008]所述与门具有三个输入端;所述第一计数器具有计数时钟输入端、清零端、计数输出端和进位输出端，所述第一计数器的计数时钟输入端为上升沿触发，第一计数器的清零端为高电平有效，第一计数器为二进制加法计数器，第一计数器的最大计数值为N，第一计数器的最大计数值N为自然数，N>2;所述第二计数器具有计数时钟输入端、清零端和计数输出端，所述第二计数器的清零端为高电平有效;所述D触发器具有数据输入端、清零端、时钟输入端和输出端，D触发器时钟输入端为上升沿触发，D触发器的清零端为高电平有效；
[0009]所述第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连接;第1、2、3...M被测信号输入端与数控选通模块的第1、2、3...M输入端对应连接;数控选通模块的输出端与所述第一计数器的计数时钟输入端相连接;数控选通模块的数控选通端与单片机的输出口相连接;所述第一计数器的清零端为测频启动信号输入端，所述第一计数器的清零端与所述D触发器的清零端相连接;所述D触发器的数据输入端与电源正极VCC相连接；
[0010]所述与门的第一输入端与分频单元的输出端相连接，所述分频单元的输入端与CPLD控制器内部工作时钟信号端相连接;所述与门的第二输入端与所述D触发器的输出端相连接;所述第一计数器的进位输出端与非门的输入端相连接，所述非门的输出端与所述与门的第三输入端相连接;所述与门的输出端与所述第二计数器的计数时钟输入端相连接;所述第二计数器的清零端与测频启动信号输入端相连接;所述单片机通过SPI串行通信接口与CPLD控制器实现电连接。
[0011]相比现有技术，本实用新型具有如下优点:
[0012]本实用新型中(I)对标准信号的计数测量由第二计数器完成，对多个被测信号周期的测量以确定“闸门时间”由于第一计数器完成，由于CPLD内部数字逻辑资源非常强大，实现上述两个计数器都非常容易，并且可以根据测量需要确定计数容量，因此本实用新型具有测量精度和测量灵活性高的优点；(2)本实用新型不需要外围数字芯片的配合即可实现测量，因此具有电路结构简单的优点；(3)内部计数测量由CPLD利用其丰富的内部数字逻辑资源实现，由于是纯数字电路硬件实现，使用芯片数量较少，因此运行可靠性高，工作状况稳定。(在硬件设计上，单片机为核心的系统通常会采用大量数字芯片配合最小系统实现各种功能，这种硬件构架往往存在测量精度低，稳定性差，并且使用大量数字芯片实现某些单片机不容易实现的功能，因此PCB板的面积和布线难度都会增大，并且工作可靠性和设计效率都会受到限制。)(4)本实用新型利用数控选通模块和单片机对多路被测信号进行轮流选通，具有能同时对多路信号进行测量的优点。
【附图说明】
[0013]图1为本实用新型的电路结构图；
【具体实施方式】
[0014]下面结合附图和【具体实施方式】对本实用新型作进一步详细说明。
[0015]如图1所示，本实用新型测频仪可以分为两大部分:核心测频模块部分和多路被测信号轮流选通部分:
[0016](— )核心测频模块部分
[0017]本核心测频模块只由一片核心芯片，也即是CPLD控制器构成，(当然还必须具备CPLD控制器工作所需的时钟电路与电源电路等外围电路)。
[0018]CPLD控制器内部设置有D触发器、第一计数器、第二计数器、数控选通模块和与门；
[0019](I)与门为一个三输入与门，该单元可以直接调用预定义门单元实现；
[0020](2)第一计数器具有计数时钟输入端、清零端、计数输出端和进位输出端，第一计数器的计数时钟输入端为上升沿触发，第一计数器的清零端为高电平有效，第一计数器为二进制加法计数器，它的最大计数值为N(该最大计数值可以根据需要进行修改，具体的可以采用原理图设计方式时调用不同计数容量的计数器即可，也可以在采用硬件描述语言实现时，修改代码中的相应参数，综合工具便会得到相应计数容量的计数器电路结构)。
[0021](3)第二计数器具有计数时钟输入端、清零端和计数输出端，所述第二计数器的清零端为高电平有效；
[0022]上述两个计数器单元可以利用原理图设计方式调用计数器模块来实现。也可以由硬件描述语言编程实现，并将其创建为原理图符号以供调用，无论采用何种方式，最终都会被综合工具综合为网表电路结构固化在CPLD芯片内。
[0023](4)D触发器具有数据输入端、清零端、时钟输入端和输出端，所述D触发器时钟输入端为上升沿触发，所述D触发器的清零端为高电平有效;该单元可以由调用相应原理图单元实现。
[0024](5)分频单元，可以利用原理图设计方式调用分频器模块来实现。
[0025](二)多路被测信号轮流选通部分
[0026]包括数控选通模块和单片机。数控选通模块的实现:在CPLD芯片内部利用原理图设计方式调用多路数据选择器即可实现，例如将其设计为8输入的数据选择器，则需要据有A、B和C三个二进制数控选通端，三位二进制信号可以选通8通道中的一个通道，连接该输入端至输出。
[0027]各个单元之间的电路连接关系如下:
[0028]第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连接；
[0029]第1、2、3...M被测信号输入端与数控选通模块的第1、2、3...M输入端对应连接;数控选通模块的输出端与所述第一计数器的计数时钟输入端相连接;数控选通模块的数控选通端与单片机的输出口相连接;M为本实用新型多路测频仪的被测信号数量。
[0030]第一计数器的清零端为测频启动信号输入端，第一计数器的清零端与D触发器的清零端相连接;D触发器的数据输入端与电源正极VCC相连接；
[0031 ]与门的第一输入端与分频单元的输出端相连接，分频单元的输入端与CPLD控制器内部工作时钟信号端相连接;与门的第二输入端与所述D触发器的输出端相连接;第一计数器的进位输出端与非门的输入端相连接，非门的输出端与所述与门的第三输入端相连接；
[0032]与门的输出端与所述第二计数器的计数时钟输入端相连接;第二计数器的清零端与测频启动信号输入端相连接。单片机通过SPI串行通信接口与CPLD控制器实现电连接。
[0033]为了输入测频启动信号，测频启动信号输入端与启动开关相连接，启动开关为拨码开关，可以输出高低电平。输入测频启动信号也可以由单片机提供。
[0034]本实用新型工作原理如下:
[0035](一)单路信号测量原理
[0036](I)需要测频时，拨动启动开关到输出高电平位置，由于第一计数器的清零端、第二计数器的清零端和D触发器的清零端均与启动开关相连接，因此上述三个器件单元同时清零，这为测量做好准备。
[0037](2)拨动启动开关到输出低电平位置，上述三个器件的清零信号均消失，器件可以进行其他动作。
[0038](2)当被测信号的第一个上升沿到达通过数控选通模块到达第一计数器的时钟输入端和D触发器的时钟输入端时，第一计数器开始计数，同时D触发器也开始采集其数据输入端的数据，由于D触发器的数据输入端与电源正极VCC相连接，因此D触发器输出端输出高电平，并且此时第一计数器的进位输出端输出低电平，该低电平被非门取反后为高电平，也即是此时三输入与门的第二输入端和第三输入端均为高电平，因此分频单元的输出信号(标准信号)可以被第二计数单元计数。
[0039](3)当被测信号的第N个上升沿触发第一计数单元计数达到最大计数值N时，第一计数单元的进位输出端输出高电平，该高电平被非门取反后便使得标准信号无法通过与门，因此第二计数单元的计数输出端信号停止变化，测量结束，设标准信号的频率fs，在待测信号的N-1个周期(N-1)Tx内，记录标准信号的周期数Ns，则被测信号的频率由以下公式确定:(N-l)/fx = Ns/fs。需要注意的是在上式中第一计数单元虽然记录了被测信号的N个上升沿，但是实际测量时间(也即实际的闸门时间)却只有被测信号完整的N-1个周期。N值的修改在上文中已经阐述，这里不再详论。
[0040]当然第二计数单元输出的仅仅是Ns的值，被测信号的频率数值换算还要由其他智能部件来完成，例如可以采用宏单元调用的方式调用51核(相当于单片机芯片的CPU)来完成上述换算，也可以直接利用单片机芯片来完成。本实用新型中此换算由单片机芯片完成。总之以CPLD控制器为主要构件的核心测频模块部分基于多周期法的测频模块，可以精确的提供用于获得被测信号频率值的重要参数:在待测信号的N-1个周期(N-1)Tx内记录标准信号的周期数Ns。而单片机通过SPI串行通信接口与CPLD控制器实现电连接，因此CPLD控制器可以将用于获得被测信号频率值的重要参数Ns传递给单片机，单片机换算后可以在显示电路进行显示。
[0041 ] (二)多路信号的轮流选通
[0042]单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号000时，数控选通模块的第I输入端便与数控选通模块输出端连通，那么第I被测信号便送入第一计数器的计数时钟输入端，后续处理如前段单路被测信号处理过程所述，此处不再赘述。以此类推当单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号001时，数控选通模块的第2输入端便与数控选通模块输出端连通，直至当单片机向数控选通模块的A、B和C三个二进制数控选通端均输入选通信号111时:数控选通模块的第8输入端便与数控选通模块输出端连通。也即是每路被测信号被分时段轮流送入核心测频模块进行处理最终完成结果显示，由于信号轮换速度较快，并且CPLD为纯硬件芯片对信号的处理速度和工作稳定性都较高，因此完全可以实现较短时间内完成多路信号的测量。当然被测信号的数量(即上文所提及的参数M)也可以大于8或者小于8，这都可以根据需要适当设置(在CPLD芯片内部利用原理图设计方式调用不同路数的数据据选择器即可)。
[0043]最后说明的是，以上实施例仅用以说明本实用新型的技术方案而非限制，尽管参照较佳实施例对本实用新型进行了详细说明，本领域的普通技术人员应当理解，可以对本实用新型的技术方案进行修改或者等同替换，而不脱离本实用新型技术方案的宗旨和范围，其均应涵盖在本实用新型的权利要求范围当中。
【主权项】
1.一种多路CPLD测频仪，其特征在于:包括CPLD控制器和单片机，所述CPLD控制器包括D触发器、第一计数器、第二计数器、数控选通模块和与门； 所述与门具有三个输入端;所述第一计数器具有计数时钟输入端、清零端、计数输出端和进位输出端，所述第一计数器的计数时钟输入端为上升沿触发，第一计数器的清零端为高电平有效，第一计数器为二进制加法计数器，第一计数器的最大计数值为N，第一计数器的最大计数值N为自然数，N>2;所述第二计数器具有计数时钟输入端、清零端和计数输出端，所述第二计数器的清零端为高电平有效;所述D触发器具有数据输入端、清零端、时钟输入端和输出端，D触发器时钟输入端为上升沿触发，D触发器的清零端为高电平有效； 所述第一计数器的计数时钟输入端与所述D触发器的时钟输入端相连接;第1、2、3...M被测信号输入端与数控选通模块的第1、2、3...M输入端对应连接;数控选通模块的输出端与所述第一计数器的计数时钟输入端相连接;数控选通模块的数控选通端与单片机的输出口相连接;所述第一计数器的清零端为测频启动信号输入端，所述第一计数器的清零端与所述D触发器的清零端相连接;所述D触发器的数据输入端与电源正极VCC相连接； 所述与门的第一输入端与分频单元的输出端相连接，所述分频单元的输入端与CPLD控制器内部工作时钟信号端相连接;所述与门的第二输入端与所述D触发器的输出端相连接；所述第一计数器的进位输出端与非门的输入端相连接，所述非门的输出端与所述与门的第三输入端相连接;所述与门的输出端与所述第二计数器的计数时钟输入端相连接;所述第二计数器的清零端与测频启动信号输入端相连接;所述单片机通过SPI串行通信接口与CPLD控制器实现电连接。
【文档编号】G01R23/10GK205427041SQ201620208237
【公开日】2016年8月3日
【申请日】2016年3月9日
【发明人】刘梅华
【申请人】重庆电子工程职业学院