分案申请的相关信息本申请是申请日为2010年3月29日、申请号为201080014754.2、发明名称为“具有改进的分辨率的时间-数字转换器(TDC)”的中国发明专利申请的分案申请。依据35U.S.C.§119主张优先权本专利申请案主张2009年3月30日申请的题目为“具有改进的分辨率的时间-数字转换器(TDC)(TIME-TO-DIGITALCONVERTER(TDC)WITHIMPROVEDRESOLUTION)”的第61/164,816号临时申请案的优先权，所述临时申请案转让给本受让人且以引用的方式明确地并入本文中。技术领域本发明大体上涉及电子设备，且更具体来说涉及一种时间-数字转换器(TDC)。
背景技术：
TDC是接收输入信号和参考信号、检测所述两个信号之间的相位差，且提供所检测相位差的数字值的数字电路。所述两个信号之间的相位差可由所述输入信号的前沿与所述参考信号的前沿之间的时间差给出。TDC通常包括一组反相器，其串联耦合且用以确定所述两个信号之间的相位差。TDC数字化此相位差且提供经数字化的相位差。TDC的分辨率(所述分辨率为经数字化的相位差的量化步长)通常由所述组反相器中的一个反相器的延迟来确定。TDC可用于数字锁相回路(DPLL)或某一其它电路中。可能需要获得TDC的精细分辨率，以便改进其中使用TDC的DPLL或某一其它电路的性能。
技术实现要素：
本文描述用于实施具有改进的分辨率的TDC的技术。在一方面中，可通过多个延迟路径来实施具有小于一个反相器延迟的精细分辨率的TDC，所述延迟路径具有小于一个反相器延迟的不同时间偏移。在一示范性设计中，所述TDC可包含第一和第二延迟路径、延迟部件和相位计算单元。所述第一延迟路径可接收第一输入(Sin1)信号和第一参考(Ref1)信号，且可提供指示Sin1信号与Ref1信号之间的相位差的第一输出(Dout1)。所述第二延迟路径可接收第二输入(Sin2)信号和第二参考(Ref2)信号，且可提供指示Sin2信号与Ref2信号之间的相位差的第二输出(Dout2)。所述延迟部件可相对于所述Sin1信号延迟所述Sin2信号或可相对于所述Ref1信号延迟所述Ref2信号，例如，延迟一半反相器延迟。所述相位计算单元可从所述第一和第二延迟路径接收所述第一和第二输出，且可提供输入(Sin)信号与参考(Ref)信号之间的相位差。如下文所述，可基于所述Sin信号导出所述Sin1信号和Sin2信号，且可基于所述Ref信号导出所述Ref1信号和Ref2信号。所述第一和第二输出可具有为一个反相器延迟的分辨率。所述Sin信号与所述Ref信号之间的相位差可具有小于一个(例如，一半)反相器延迟的分辨率。可如下文所述而实施所述延迟路径、所述延迟部件和所述相位计算单元。为了获得更加精细的分辨率，TDC还可包含一个或一个以上额外延迟路径和一个或一个以上额外延迟部件。在另一方面中，可执行校准以获得TDC中的第一和第二延迟路径的精确定时。在校准的示范性设计中，可调整所述Ref1信号的延迟以将所述Ref1信号与用于所述第一延迟路径的所述Sin1信号时间对准。可调整所述Ref2信号的延迟以将所述Ref2信号与用于所述第二延迟路径的所述Sin2信号时间对准。可进一步调整所述Ref2信号的延迟以获得所述Ref2信号的一个额外反相器延迟。可接着基于(i)用以将所述Ref2信号与所述Sin2信号时间对准的延迟和(ii)用以获得所述Ref2信号的一个额外反相器延迟的延迟来确定所述Ref2信号的一半反相器延迟。TDC可接着经配置以相对于所述Ref1信号将所述Ref2信号延迟一半反相器延迟。也可将所述Ref2信号延迟一个反相器延迟的某一其它分数。下文进一步详细描述本发明的各个方面和特征。附图说明图1展示具有TDC的DPLL的一示范性设计。图2展示具有TDC的DPLL的另一示范性设计。图3展示具有较精细分辨率的TDC的一示范性设计。图4展示具有较精细分辨率的TDC的另一示范性设计。图5展示具有两个延迟路径的TDC的一示范性设计。图6展示说明一个延迟路径的操作的时序图。图7说明具有两个延迟路径的图5中的TDC的操作。图8说明具有两个延迟路径的图4中的TDC的操作。图9展示可编程延迟部件的一示范性设计。图10展示延迟块的一示范性设计。图11说明两个参考信号的四个偏移状况。图12展示相位计算单元的一示范性设计。图13展示用于操作包含两个延迟路径的TDC的过程。图14展示用于校准包含两个延迟路径的TDC的过程。图15展示无线通信装置的一示范性设计。具体实施方式词语“示范性”在本文中用以表示“充当一实例、例子或说明”。不必将本文中描述为“示范性”的任何设计均解释为比其它设计优选或有利。图1展示利用TDC120的DPLL100的一示范性设计的框图。在DPLL100内，输入累加器110累加所要输出/信道频率(例如，用于通信的频道的中心频率)的静态值，且提供输入相位。所述累加本质上将频率转换为相位。输入累加器110由主时钟触发，所述主时钟可具有固定频率fref。射频(RF)累加器122针对每一振荡器循环递增一，所述振荡器循环是来自数字控制振荡器(DCO)140的振荡器信号的一个循环。锁存器124在由主时钟触发时锁存RF累加器122的输出且提供粗略相位差。TDC120接收振荡器信号和主时钟，在由主时钟触发时确定振荡器信号的相位，且提供振荡器信号与主时钟之间的精细相位差。TDC120实施DPLL100的分数相位传感器。求和器126接收来自锁存器124的粗略相位差和来自TDC120的精细相位差且对其求和，并提供反馈相位。求和器112从输入相位减去反馈相位且提供相位误差。回路滤波器130对相位误差进行滤波且提供用于DCO140的控制信号。回路滤波器130设定DPLL100的回路动态特性(例如，闭合回路带宽、获取速度等)。控制信号可具有合适数目个位的分辨率，例如，8、12、16、20、24或更多位的分辨率。DCO140从回路滤波器130接收控制信号且在所要输出频率fosc下产生振荡器信号。也可用一些其它类型的振荡器(例如，电压控制振荡器(VCO)、电流控制振荡器(ICO)等)来替换DCO140。可由针对其使用DPLL100的应用来确定输出/信道频率。举例来说，DPLL100可用于无线通信装置，且fosc可为几百兆赫兹(MHz)或几千兆赫(GHz)。可基于晶体振荡器(XO)、电压控制晶体振荡器(VCXO)、温度补偿晶体振荡器(TCXO)或具有精确频率的某一其它类型的振荡器来产生主时钟。主时钟的频率可远低于振荡器信号的频率。举例来说，fref可为几十MHz，而fosc可为若干GHz。主时钟也可称为参考时钟等。可以振荡器循环为单位来给出来自累加器110的输入相位、来自DCO140的输出相位，和来自求和器126的反馈相位。在图1中所示的示范性设计中，DPLL100的反馈路径包括(i)用以测量粗略相位差的RF累加器122，所述粗略相位差以整数个振荡器循环给出，以及(ii)用以测量精细相位差的TDC120，所述精细相位差由一个振荡器循环的分数给出。RF累加器122与TDC120的组合测量主时钟与所要信号之间的总相位差。图2展示利用TDC220的DPLL200的一示范性设计的框图。在DPLL200内，早/迟信号多路复用器210接收主时钟和来自分频器250的反馈信号，确定主时钟是否比反馈信号早或是否比反馈信号迟，提供主时钟或反馈信号作为较早信号，且提供另一信号作为较迟信号。TDC220确定较早信号与较迟信号之间的相位差，量化所述相位差，且提供经量化的相位差。信号多路复用器210和TDC220形成相位-数字转换器。回路滤波器230对来自TDC220的相位差进行滤波且提供控制信号。DCO240接收控制信号且在所要输出频率fosc下产生振荡器信号。分频器250将来自DCO240的振荡器信号的频率除以一整数或非整数比率且提供反馈信号。可通过DCO260的振荡频率fosc和主时钟的频率fref来确定分频器因子。图1和图2展示利用TDC的两个示范性DPLL。TDC还可用于以其它方式实施的DPLL中。TDC还可用于其它电路中。如下文所述，可通过具有串联耦合的一组反相器的延迟路径来实施TDC。延迟路径可用以确定输入信号与参考信号之间的相位差。对于图1中的DPLL100，输入信号可为振荡器信号，且参考信号可为主时钟。对于图2中的DPLL200，输入信号可为较早信号，且参考信号可为较迟信号。对于其它DPLL，TDC的输入信号和参考信号也可为其它信号。在任何情况下，来自TDC的相位差可具有由一个反相器的延迟(其称为一个反相器延迟)确定的分辨率。可通过较短反相器延迟获得较精细的分辨率。然而，通常存在对可使反相器延迟变短的程度的限制，这可视用以制造TDC的集成电路(IC)工艺技术而定。图3展示具有较精细分辨率(即，具有小于一个反相器延迟的分辨率)的TDC300的一示范性设计的框图。TDC300可用于图1中的TDC120或图2中的TDC220。在图3中所示的示范性设计中，TDC300包括并联耦合的多个(M个)延迟路径310a到310m，其中M可为大于1的任何整数值。TDC300进一步包括串联耦合的M-1个延迟部件320b到320m。将输入(Sin)信号提供到所有M个延迟路径310a到310m，所述Sin信号可为图1中的振荡器信号或图2中的较早信号。将参考(Ref)信号提供到第一延迟路径310a且还提供到第一延迟部件320b，所述Ref信号可为图1中的主时钟或图2中的较迟信号。每一剩余延迟部件320接收前一延迟部件的输出，且将其延迟的参考信号提供到相关联的延迟路径310。如下文所述，每一延迟路径310可包括串联耦合的一组反相器。每一延迟路径310数字化输入信号与其参考信号之间的相位差，且提供指示所述两个信号之间的相位差的输出。经数字化的相位差可具有为一个反相器延迟的分辨率。M个延迟路径310a到310m分别提供M个输出Dout1到DoutM。M-1个延迟部件320b到320m可各自提供为Tinv/M的延迟，其中Tinv为一个反相器延迟。每一延迟部件320可因此提供一个反相器延迟的分数。由于M-1个延迟部件320b到320m是串联耦合的，因此用于M个延迟路径310a到310m的M个参考信号可彼此偏移Tinv/M。M个延迟路径310a到310m可接着通过在不同时间偏移处的M个不同参考信号数字化共同输入信号。此可因而允许TDC300实现较精细的分辨率Tinv/M(而非Tinv)。举例来说，如果M等于2，那么TDC300可包括两个平行延迟路径310a和310b，其可彼此偏移Tinv/2且可能能够实现较精细的分辨率Tinv/2。相位计算单元330从M个延迟路径310a到310m接收输出，对所述输出执行后处理，且提供输入信号与参考信号之间的相位差。来自TDC300的相位差可具有比仅具有一个延迟路径的常规TDC的相位差的分辨率精细的分辨率。图4展示具有较精细的分辨率的TDC400的一示范性设计的框图。TDC400还可用于图1中的TDC120或图2中的TDC220。在图4中所示的示范性设计中，TDC400包括并联耦合的M个延迟路径410a到410m，其中M＞1。TDC400进一步包括串联耦合的M-1个延迟部件420b到420m。将参考(Ref)信号提供到所有M个延迟路径410a到410m。将输入(Sin)信号提供到第一延迟路径410a且还提供到第一延迟部件420b。每一剩余延迟部件420接收前一延迟部件的输出，且将其延迟的输入信号提供到相关联的延迟路径410。每一延迟路径410数字化其输入信号与参考信号之间的相位差，且提供指示所述两个信号之间的相位差的输出。经数字化的相位差可具有为一个反相器延迟的分辨率。M个延迟路径410a到410m分别提供M个输出Dout1到DoutM。M-1个延迟部件420b到420m可各自提供为Tinv/M的延迟。由于M-1个延迟部件420b到420m串联耦合，因此用于M个延迟路径410a到410m的M个输入信号可彼此偏移Tinv/M。M个延迟路径410a到410m可接着通过共同参考信号数字化在不同时间偏移处的M个不同输入信号。此可因而允许TDC400实现较精细的分辨率Tinv/M。相位计算单元430接收且处理来自M个延迟路径410a到410m的输出，且提供输入信号与参考信号之间的相位差。如图3和图4中所示，可通过使用多个延迟路径且将输入信号或参考信号偏移小于一个反相器延迟的不同分数延迟而实现TDC的较精细的分辨率。每一延迟路径可数字化其输入信号与其参考信号之间的相位差，且可提供具有为一个反相器延迟的分辨率的相位差。来自具有不同时间偏移的M个延迟路径的相位差可组合以获得输入信号与参考信号之间的具有较精细的分辨率的最终相位差。为清楚起见，以下描述中的大部分针对图3中所示的示范性设计(其中参考信号针对不同延迟路径而延迟)的简化版本。以下描述中的大部分可适用于图4中所示的示范性设计(其中输入信号针对不同延迟路径而延迟)。图5展示TDC500的一示范性设计的框图，TDC500还可用于图1中的TDC120或图2中的TDC220。图5展示一设计，其中(i)参考信号为单端信号，且(ii)输入信号为差分信号，其包含非反相输入(Sin)信号和反相输入(Sinb)信号。在图5中所示的示范性设计中，TDC500包括第一延迟路径510a、第二延迟路径510b、可编程延迟部件520和相位计算单元530。可编程延迟部件520接收参考(Ref)信号，将第一参考(Ref1)信号提供到第一延迟路径510a，且将第二参考(Ref2)信号提供到第二延迟路径510b。Ref2信号相对于Ref1信号延迟Tinv/2。第一延迟路径510a接收差分输入(Sin和Sinb)信号和Ref1信号，且提供包含D11到D1N输出信号的第一输出(Dout1)。第二延迟路径510b接收差分输入信号和Ref2信号，且提供包含D21到D2N输出信号的第二输出(Dout2)。相位计算单元530接收Dout1输出和Dout2输出且提供输入信号与参考信号之间的相位差。在第一延迟路径510a内，第一组N-1个反相器512b到512n串联耦合，其中第一反相器512b接收Sin信号。第二组N-1个反相器514b到514n串联耦合，其中第一反相器514b接收Sinb信号。一组N个触发器516a到516n在其时钟输入处接收Ref1信号。触发器516a分别在其数据(D)和反相数据(Db)输入处接收Sin和Sinb信号。每一剩余触发器516x分别在其D和Db输入处接收反相器512x和514x的输出，其中x∈{b,c,...,n