宽测量范围高灵敏度时间数字转换器的制作方法

相关申请的交叉引用

本申请要求申请号为15/488,278，申请日为2017年4月14日，名称为《宽测量范围高灵敏度时间数字转换器》的美国专利申请的权益，并通过引用将其内容整体并入本文。

背景技术：

时间数字转换器(tdc)常用于提供表示计时值的数字输出。典型的tdc电路用于测量开始事件和结束事件这两种事件之间的时间差。最简单的tdc为根据高频振荡器更新计数的计数器——假设振荡器的工作频率为f0，则计数器在每经过这一周期时间后更新一次。tdc电路在开始事件发生后开始计时，并在当结束事件发生时读取计数器的状态，并将该值存储为计数结束值。该计数值可以与上述计数器更新速率共同确定出所述开始事件和结束事件之间的时间差。

技术实现要素：

在一种例示实施方式中，一种tdc通过将粗测和精测相结合而获得时间测量值。在另一实施方式中，所述tdc用于低功率接收机的解调器内。在某些应用中，所述接收机为一种具有低内核电源电压且采用的纳米技术的低功率高性能射频片上系统(soc)。借助纳米工艺技术的优势，所述接收机的集成电路(ic)可进行各种级别的数字调谐，从而实现模拟/射频性能的优化。本说明书描述了一种例示接收机的时间数字转换器(tdc)，该tdc用于对接收信号进行解调。其中，该解调可涉及载波周期的去除、结果的缩放和累加以及重采样，在一些实施方式中，该重采样中采用先进先出(fifo)存储器和采样计时器电路的组合。

在tdc粗测和精测元件将接收机时间信号转换为数字码字后，tdc粗测部分使用环形振荡器计算时间延迟长度的粗测值，而tdc精测部分使用二维游标结构计算粗测误差的高分辨率精测值。随后，系统通过将所述粗测值与精测值相结合而计算出数字时间测量值。此外，系统还通过处理所述输出码字而：进行计数器回绕；在合适的采样时间，为基带读取电路提供结果；消除载波周期偏移量；以及对所得信号进行缩放。在一种例示接收机中，所得信号存储于fifo中，并由基带电路根据需求读取。

在一种例示实施方式中，粗测电路用于测量所述调制信号第一上升沿和第二上升沿间时间周期的粗测值。在一种非限制性实施例中，所述输入周期介于2.5ns和5ns之间，对应于200mhz～400mhz的输入频率。所述接收机tdc包括tdc粗测电路，tdc精测电路以及一些数字重建电路。其中，所述粗测和精测结构用于满足目标测量范围和分辨率要求。在该接收机中，tdc粗测一般负责测量范围方面事宜，而tdc精测负责分辨率方面事宜。

上述tdc粗测用于提供输入周期的第一粗测值。在一种例示实施方式中，tdc粗测分辨率为160ps，并且基于环形振荡器类型的tdc。针对每一输入上升沿，系统均对所述环形振荡器的状态进行检测，并生成待提供给tdc精测电路的信号。输入周期的粗测通过对环形振荡器级联以及与其相连的计数器的状态进行分析的方式实现。如此，在一种实施方式中，所述环形振荡器可以避免不得不在操作过程中进行重置，而且其输出对应于按顺序输入的各周期的累加值。

tdc精测用于对输入周期进行更加精细的测量，而且用于对粗测误差进行测量。在一种实施方式中，tdc精测电路包括二维游标结构，而且tdc粗测中生成的输入信号注入至该tdc精测电路的慢延线路和快延线路中。tdc精测的输入信号为：(1)接收调制信号(已适当延迟)的上升沿以及tdc粗测环形振荡器元件的相应输出。tdc精测在tdc粗测完成后实施。tdc精测的操作对象为注入慢延线路的传播沿。与注入快延线路内的传播沿相比，注入慢延线路的传播沿需要花费更长的传播时间。系统根据注入快延线路的传播沿在相应判优器网络内赶上注入慢延线路的传播沿的位置，计算tdc精测值。此外，系统还通过将粗测值和精测值相结合的方式，获得最终测量值。在一种例示实施方式中，接收机的精测电路在慢延线路中设置十二个50ps延迟器，在快延线路中设置九个45ps延迟器。所述判优器矩阵通过五个游标线路实现240ps的测量范围以及5ps的分辨率。通过这一拓扑结构，该接收机tdc可实现宽的输入范围(2.5ns～5ns)以及小的分辨率大小(5ps)。每一时刻的连续测量值均对应于该时刻为止的输入周期累加值。

附图说明

图1为极坐标接收机框图。

图2为时间数字转换(tdc)方法及处理后操作的详细流程图。

图3为tdc粗测电路框图。

图4为二维游标时间数字转换器框图。

图5为判优电路框图。

图6为粗测和精测结合操作框图。

图7为对数字时间测量值进行信号处理的数字元件框图。

图8为tdc方法流程图。

具体实施方式

在一种例示实施方式中，提供一种宽测量范围(数纳秒)小分辨率(5×10^-12s或5ps)接收机tdc。在各种实施方式中，通过一系列的时间粗测和精测，满足相应用途的测量范围和分辨率要求。对于经过接收电路其他元件处理的信号(下称调制信号)，本申请中所述的各种电路先对其周期进行粗测，然后再对误差进行高分辨率精测。通过将该粗测和精测结果相结合，系统可实现对输入信号周期的测量，并通过进一步处理将该时间测量值转换为相位测量值。

图1为一种例示极坐标接收机框图。极坐标接收机100接收射频信号102后，可通过放大器104将其放大。极坐标接收机100用于接收和解码射频调制信号，该调制信号可例如为经相移键控(psk)或正交幅度调制(qam)技术调制的信号。所述放大器的输出信号分别连接至幅度路径和相位路径。

在幅度路径中，首先由幅度检波器106对射频调制信号进行处理，该检波器为包络检波器或功率检波器，并用于提供代表所述射频调制信号幅度的信号。幅度检波器106可利用各种技术实现上述操作，例如，可先进行信号矫正，然后进行低通滤波。所述幅度信号通过模数转换器(adc)108处理后，生成表示所述射频信号幅度采样值的一系列数字幅度信号。在一些实施方式中，adc108以160msps的速率对所述射频调制信号的幅度进行采样。该adc的输出存储于环形缓冲器110中。该环形缓冲器内存储的采样值被读取后，由分数延迟滤波器112对其进行延迟操作，从而输出为幅度采样值ai130。

极坐标接收机100设有分频电路114。此外，还可利用限幅电路(未图示)在消除所述信号内所有幅度信息的同时，保留其相位信息。在一些实施方式中，所述幅度信息可通过ilo消除。所述分频电路具有用于从缓冲器104接收采样后射频输入信号的输入端，以及用于向时间数字转换器(tdc)116的触发输入端提供分频输出信号的分频输出端。该分频电路用于将输入信号的频率除以分频因子。在一些实施方式中，该分频电路可由谐波注入锁定振荡器、数字分频器或其组合实现，或者由其他可能方式实现。分频电路114还用做幅度归一化电路。

上述放大器的相位路径输出端与所述用于分频(在一种实施方式中为4倍分频)的分频电路114连接。该分频输出信号输入时间数字转换器(tdc)116，以计算数字时间输出。时间数字转换器116用于测量所述分频信号的特征时间，例如测量该分频信号的周期。时间数字转换器116可通过测量所述分频信号相应特征的先后出现时间之间的经过时间的方式，测量该分频信号的周期。举例而言，该时间数字转换器可通过测量所述分频信号前后两个上升沿之间的时间或者该分频信号前后两个下降沿之间的时间，测量该分频信号的周期。在其他替代实施方式中，所述时间数字转换器也可测量所述分频信号完整周期之外的其他特征时间，例如测量该分频信号的上升沿和下降沿之间的经过时间。

在一些实施方式中，时间数字转换器116的操作无需使用时钟信号等外部触发信号。也就是说，时间数字转换器116测量所述分频信号两个特征(如两个上升沿)之间的时间，而非测量外部触发信号与该分频信号上升沿之间的时间。由于时间数字转换器116对时间周期的测量完全在所述分频信号，而非外部时钟信号的触发下开始和结束，因此时间数字转换器116可称自触发时间数字转换器。在图7的示例中，自触发时间数字转换器116提供表示所述分频输出信号周期的数字时间输出。

除此之外，还由加法器118从所述数字时间输出中减去载波周期偏移量(t)，以使得当所述分频信号未发生相移时，该纠偏后数字时间输出为零或接近于零。当采样后射频信号(相位调制载波信号或频率调制载波信号)发生相移时，该相移可导致采样后射频信号的周期发生短暂变化，该短暂变化又进一步使得所述分频信号的周期也发生短暂变化。该分频信号周期的短暂变化可测得为所述数字时间输出(及纠偏后数字时间输出)的短暂变化。在一些实施方式中，在所述射频调制信号的相位保持稳定不变的周期中，纠偏后数字时间输出为零或接近于零；而当所述射频调制信号发生相移时，该相移可导致纠偏后数字时间输出信号出现与所述相移方向对应的临时性正值或负值。

所述纠偏后数字时间输出可由乘法器120按比例因子缩放。该缩放后数字时间信号(在一些实施方式中为纠偏后数字时间输出)由加法器122和寄存器124累加。所述数字积分器生成积分时间信号。寄存器124可由所述分频信号钟控，从而实现对该分频信号的逐周期累加。在纠偏后数字时间输出信号表示采样后射频信号中存在相位变化的实施方式中，所述积分时间信号可提供表示采样后射频信号当前相位的值。

所述累加值由另一寄存器126处理，以允许根据输入脉冲128，在合适的时间读取。在一些实施方式中，寄存器126用于以160msps的速度对所述积分时间信号进行采样，并输出相位采样值ψi132。在其他实施方式中，也可采用与上不同的采样速率。在图7实施方式中，分频电路114、tdc116、减法器118、乘法器120、加法器122以及寄存器124，126组成相位检测电路，用于生成表示被采样信号相位的一系列数字相位信号。

图2为用于将时间转换为数字值并用于计算原始调制信号相位的方法框图。分频输出信号201对应于图1所示tdc116的输入信号。在其他实施方式中，也可不采用分频操作。该分频输出信号为tdc粗测202的输入。其中，相关电路计算粗测开始信号和粗测结束信号之间所经过的时间的粗测值。该粗测值可含有粗测量化尺寸所导致的误差量。随后，在通过tdc精测203计算出误差值后，进一步通过粗测-精测计算204将该误差值从所述粗测值中减去。在数字时间输出值计算205中，对所得数字时间输出值进行处理，以根据粗测计算中使用的最大计数值，对所述数字时间输出值的回绕情况进行检验。随后，系统利用该检验操作的输出值实施160mhz基带同步计算206。极坐标接收机100采用特定时间的相位计算值，而所述160mhz基带同步计算操作用于将所述数字时间输出与160mhz基带周期所对应的参考值相比较。该160mhz基带同步计算操作的输出值(积分时间输出使能信号)用于确定积分时间信号210的合适读取时间。所得数字时间输出通过纠偏后数字时间输出计算207减去其中的载波周期偏移量，而所得纠偏后数字时间输出进一步通过缩放计算208获得缩放后数字时间信号。该缩放后数字时间信号由累加电路209累加后生成积分时间信号210，该积分时间信号210可根据所述积分时间输出使能信号在合适的时间被读取。

图3为例示粗测电路框图。该粗测电路的首个部件为环形振荡器。在图3例示实施方式中，该环形振荡器包含九个反相元件。需要注意的是，频率和时间之间存在反比关系，而所述环形振荡器的振荡频率如下：

其中，t延迟，元件为所述环形振荡器的九个反相元件中每一反相元件的延迟时间。

首先，输入节点335接收具有第一上升沿和第二上升沿的调制信号。该第一上升沿和第二上升沿信号为所述调制信号的组成部分。在每一上升沿上，tdc电路均将环形振荡器每一反相元件的输出值锁存。该环形振荡器的每一反相元件的输出值均为其输入信号值的反向值。当输入信号状态变化时，该变化需要一定的时间才能反映于输出信号中。在各环形振荡器中，传播沿的位置处于输入信号和输出信号发生其相反状态移动的反相处理级。系统对环形振荡器的完整振荡次数进行计数，并根据该计数结果和环形振荡器的当前状态，计算所述调制信号的周期粗测值。在一种用于确定环形振荡器的总体完整的振荡次数的例示方法中，每当特定反相器改变状态时，即将计数器的计数加一。本说明书下文中将对环形振荡器完整振荡次数的确定以及粗测值的计算进行探讨。由于所述粗测电路并不触及反相器的内部电路，因此在一种例示实施方式中，粗测分辨率即为反相处理级的延迟时间长度。

当将环形振荡器的每一反相元件的延迟时间选择为tdc精测分辨率的2的幂的倍数时，能够减少粗测和精测结合所需使用的数字逻辑元件的数目。此外，缩小tdc精测的测量范围可降低功耗。此外，环形振荡器每一反相元件的延迟时间决定了tdc精测的最小测量范围。tdc精测的功耗一般大于tdc粗测，但是在一些实施方式中，tdc精测的功耗也可小于tdc粗测。环形振荡器每一反相元件的延迟时间越长，环形振荡器所需要的处理级数目越少。振荡频率越低，功耗越小。振荡频率越低，tdc粗测控制逻辑越能更早地实现环形振荡器周期的稳定化。此外，减少反相元件的数目能够降低逻辑复杂度，并节省电路板布局的空间。

在一种例示接收机中，在综合上述及其他因素(如成本和可用性)后，t延迟，元件选择为等于2⁵×5ps＝32×5ps＝160ps。相应地，所述环形振荡器的频率(fro)为347.222mhz。

在图3例示实施方式中，每一环形振荡器反相器336～344的输出端均与d触发器320～328相连。该电路利用d触发器的输出端存储调制信号处于上升沿时环形振荡器各处理级的状态，并将锁存输出值未反相的反相器用作脉冲传播反相器。取决于环形振荡器是处于振荡周期的前半段还是后半段，该环形振荡器处理级内的反相器的输入和输出可同时处于低电平，或同时处于高电平。

本例中的接收电路采用三个计数器313～315记录环形振荡器的完整振荡次数。每一该计数器均与环形振荡器的不同处理级的输出端相连。由于调制信号的上升沿与环形振荡器不同步，因此该上升沿的输入可发生于任意时刻，并且可恰好与环形振荡器处理级计数器的更新发生于同一时刻。通过使用三个计数器，可以确保未处于更新过程中的计数器能够在探测之前获得足够长的稳定化时间。在一种例示实施方式中，一个计数器与环形振荡器的目标测量处理级相连，而另外的两个计数器作为后备计数器，分别与与该目标测量处理级前后相隔两级的处理级相连。通过使各计数器相隔两个单位延迟时间，可使得系统所使用的两个处理级在传播沿通过后处于同一状态。这一设置方式可确保至少两个所述计数器处于同一状态。在一种例示接收机中，逻辑电路根据环形振荡器传播沿信号的位置，选择所使用的计数器。其中，当环形振荡器的传播沿当前与目标计数器处于同一位置时，所述逻辑电路使用剩余两个计数器当中的一个。在另一示例方法中，当某个计数器的值与至少一个其他计数器的值相吻合时，可将该值用作环形振荡器的完整振荡次数。在又一示例方法中，当环形振荡器的传播沿不与目标计数器处于同一位置且不处于其前一位置时，系统可使用该目标计数器；否则，系统可使用后备计数器。

在一种实施方式中，可通过两个计数器对环形振荡器的完整振荡次数进行计数。在该实施方式中，当环形振荡器的第一反相器的输出值改变状态时，第一计数器加一。类似地，当环形振荡器的第二反相器的输出值改变状态时，第二计数器加一。随后，电路根据脉冲传播反相器与所述第一和第二反相器的相对位置，选择该第一或第二计数器的计数值。

利用传播沿在环形振荡器内的位置，系统可确定使用上述三个计数器当中的哪一个。在一种例示接收机中，处于o1(振荡器1)位置的计数器因在环形振荡器启动的同时计数加一，因此其计数比另外两个计数器高一。此时，如果环行振荡器内的传播沿处于后半段，则o1计数器315可实现正确稳定化，因此系统可使用该o1计数器。如果环行振荡器内的传播沿处于前半段，则o6计数器可实现正确稳定化，因此系统可使用该o6计数器。然而，例外之处在于当传播沿开始新的一轮振荡时，其位置将变为0。虽然该位置可视为处于振荡周期的前半段，但是有时上游计数器(o6)313缺乏足够的时间实现稳定化。在该情形中，系统将选择下游计数器(o1)，但之前已增一的计数却无法消除。在不脱离总体原则的前提下，其他实施方式也可采用不同的处理级计数器。

通过使用持续运行的计数器，能够避免每次粗测均不得不重置电路这一问题。然而由于每次测量均会产生一定的误差，因此在对后续信号处理结果进行累加的实施方式中，上述方式可能会使得一定时间后的误差变得大至系统无法处理的程度。当使用环形振荡器时，持续运行的计数器可使得长时间内产生的误差相互抵消。其中，测量误差直接连回系统，而且每次新的测量均仍保持于分辨率的上下限范围内。

在生成精测输入信号时，控制逻辑需要花费一定的时间对环形振荡器的状态进行读取和处理。当调制信号输入时为上升沿时，一种例示接收机通过调节d触发器的输入端而使得输出信号与环形振荡器的每一处理级相匹配。此外，为了确定传播沿在环形振荡器电路中的位置，还使与接收调制信号相对应的信号通过与电路处理时间相对应的延迟元件329～334。其中，所述与调制信号相对应的信号通过与环形振荡器内六个处理级的延迟时间对应的六个反相器329～334。精测电路将经六个反相器(329～334)、多路复用器318以及关联信令元器件(304，306，308)延迟的调制信号用作其精测开始信号，并且将六个处理级中处于传播沿位置下游的环形振荡器反相器输出信号用作精测结束信号。其中，精测电路通过多路复用器319选择作为精测结束信号的合适环形振荡器反相处理级输出信号。与精测开始信号类似，精测结束信号也通过一组信令元器件(305，307，309)。最后，通过高分辨率精测，计算精测开始信号与精测结束信号之间的时间差。

在一种实施方式中，游标比较器电路的精测开始信号为调制信号的上升沿，而且精测结束信号选择为利用控制逻辑电路和多路复用器为游标比较器电路提供延迟粗测信号。在一种实施方式中，所述控制逻辑电路控制所述多路复用器，以使其选择位于脉冲传播反相器下游预设数目个延迟元件之后的比较器。在一种实施方式中，使所述游标比较器电路开始使用延迟粗测信号上升沿包括，以多路复用器和预设数目的延迟元件延迟所述上升沿信号。

例如，如果环形振荡器的状态对应于第一处理级内的传播沿，则电路利用控制逻辑303、延迟器316、与非门317以及多路复用器319，选择与环形振荡器中与第七处理级对应的元件(即六个处理级后的元件)。其中，多路复用器319的输出信号即为精测结束信号302。此外，电路还通过将所述粗测开始信号延迟六个延迟处理级的方式，生成精测开始信号301。在一种例示接收机中，通过将调制信号延迟六个延迟级的方式，使得精测开始信号301处于与精测结束信号302相应的正确时间范围内。在由精测电路处理之前，上述两信号还通过与之匹配的元器件。在一种例示接收机中，如图3所示，此类元器件为多路复用器(318和319)，异或门(306和307)，延迟元件(304和305)以及d触发器(308和309)。所述延迟粗测信号由延迟元件和异或门处理，以在该延迟粗测信号处于上升沿或下降沿的时候生成触发信号。其中，所述延迟元件(304和305)和异或门(306和307)针对精测开始信号和精测结束信号生成脉冲，此类短脉冲与d触发器(308和309)的时钟信号相连。只要关联使能信号处于高电平，而且重置信号处于低电平，所述d触发器便输出高电平信号。如此，所述精测开始信号和精测结束信号301和302便成为边沿信号。

图4为精测二维游标比较器的例示工作原理说明图。系统利用该二维游标电路计算粗测误差。其中，该二维游标电路使用两组延迟线路：一组快延线路；一组慢延线路。在一种实施方式中，每一上述延迟线路均使用由一个或多个反相器401～424组成的一组反相器。精测开始信号通过所述慢延线路，而精测结束信号通过所述快延线路。在一种例示接收机中，由sr锁存器矩阵对所关注的延迟线路交叉点进行比较。在一种实施方式中，所述矩阵的大小等于快延线路内的反相器数乘以慢延线路内的反相器数。通过将sr锁存器用作判优器，每一快延线路反相器的输出端均与所述矩阵内sr锁存器行的s输入端相连，而且每一慢延线路反相器的输出端均与所述矩阵内sr锁存器列的r输入端相连。当s输入端升至高电平，且r输入端保持低电平时，每一sr锁存器均输出高电平信号。当没有边沿信号通过各延迟线路时，所有延迟单元的输出端保持低电平，而且所有判优器的输出保持高电平。这一设置方式表示，当关联快延线路脉冲在关联慢延线路脉冲之前抵达判优器时，判优器的输出升至高电平。tdc精测电路用于检测上述首先抵达的快延线路脉冲。此外，当第二上升沿抵达判优器时，其输出保持不变，而且结果不受影响。当各延迟线路重置时，各判优器也相应重置。

在一种实施方式中，粗测误差的高分辨率精测值的计算包括，使调制信号(精测开始信号)的上升沿通过第一延迟元件线路，并使延迟粗测信号(精测结束信号)通过第二延迟元件线路，其中，所述第一延迟元件线路慢于所述第二延迟元件线路。此外，通过判优器矩阵形成的二维游标结构，将精测结束信号在精测开始信号之前抵达的判优器位置确定为最小判优器位置，即精测点。其中，将信号通过第一延迟元件线路相应部分和通过第二延迟元件线路相应部分的时间差计算为判优器位置确认参数，而且当某个判优器的时间差小于另一判优器的时间差，则将该判优器的位置确定为小于所述另一判优器的位置。在一种实施方式中，所述精测点输出为高分辨率精测值。

在一种例示接收机中，使用图4所示的二维游标结构400。该接收机的二维游标结构使用十二个慢延元件402，404，406，408，410，412，414，416，418，420，422，424(每个慢延元件产生50ps的延迟)，九个快延元件401，403，405，407，409，411，413，415，417(每个快延元件产生45ps的延迟)，五个游标线路以及四十九个判优器。

所述快延线路的反相器延迟时间短于所述慢延线路的反相器延迟时间。在一种例示接收机中，所述快延线路使用延迟时间为45ps的反相器401，403，405，407，409，411，413，415，417，而所述慢延线路使用延迟时间为50ps的反相器402，404，406，408，410，412，414，416，418，420，422，424。在图4中，在所关注的每一交叉点，均标有作为r的倍数的值。其中，字母“r”表示快延线路的每一延迟元件与慢延线路的每一延迟元件之间的延迟时间差。在一种例示接收机中，该延迟时间差为5ps(50ps减去45ps)。因此，该接收机的r即为5ps。如图所示，由于所关注的各交叉点的取值范围为0～48r，因此当以5ps取代r时，图5的二维游标结构的测量误差分辨率便为0(0r)～240ps(48r)。

以图4中靠近中心的“24r”交叉点为例，该交叉点的关联sr锁存器的输入信号分别通过了所述慢延线路的六个延迟元件以及所述快延线路的四个延迟元件。在一种例示接收机实施方式中，所述慢延线路的输入信号的延迟时间为6×50ps＝300ps，所述快延线路的输入信号的延迟时间为4×45ps＝180ps，两值之差为120ps。当将该值除以5ps(r值)时，即得上述24r。通过本例中的计算方法，可以类似计算出图4中的其他所关注交叉点的值。

在图4标有“r”的每一交叉点上，均设有判优电路，用于判断首先通过该位置的信号是慢延线路的信号，还是快延线路的信号。图5为此类判优电路的一种实施方式。在该判优器位置上，快延线路与s输入端连接，而该s输入端与与非门501连接；慢延线路与r输入端连接，而该r输入端与与非门502连接。与非门501的输出端与与非门502的输入端及放大器503的输入端连接。类似地，与非门502的输出端与与非门501的输入端连接。该放大器的输出为信号q。

当s处于低电平状态(“0”)且r处于高电平状态(“1”)时，q为高电平状态(“1”)。当s和r均处于高电平状态时，q保持之前的电平值不变。当s为高电平且r为低电平时，q处于低电平状态。当所述快延线路和慢延线路中均无上升沿通过时，s和r均等于“0”，从而使得q的初始状态为“1”。当慢延线路的上升沿首先抵达所述判优器位置时，判优器的输出信号q保持“1”不变。当快延线路的上升沿首先抵达所述判优器位置时，判优器的输出信号q变为“0”。

以下以精测开始信号和精测结束信号的传播沿相差194ps的情形为例，进一步阐明上述二维游标结构的工作原理。对于“38r”交叉点，经慢延线路传播的精测开始信号通过了十一个慢延元件，相应的延迟时间为550ps(11×50ps)。经快延线路传播的精测结束信号经历了八个快延元件，相应的延迟时间为360ps(8×45ps)。此两线路的延迟时间差为190ps(550ps减去360ps)。如此，对于所述判优器(在一种例示接收机中为sr锁存器)的输入而言，慢延线路的传播沿相对于快延线路的传播沿占优，因此该“38r”判优器的输出保持高电平。

对于“39r”交叉点，经慢延线路传播的精测开始信号通过了十一个慢延元件，相应的延迟时间为600ps(12×50ps)。经快延线路传播的精测结束信号经历了九个快延元件，相应的延迟时间为405ps(9×45ps)。此两线路的延迟时间差为195ps(600ps-405ps)。如此，快延线路的传播沿先于慢延线路的传播沿到达所述判优器的输入端，因此该“39r”判优器的输出变为低电平。对于40r及r的倍数值更高的交叉点，快延线路的传播沿均先于慢延线路的传播沿到达判优器输入端，因此每一此类判优器的输出均变为低电平。

上述每一判优器位置上均设置判优电路(示于图5)。二维游标结构电路将快延线路的传播沿信号先于慢延线路的传播沿信号抵达相应判优器输入端的每一判优器位置的输出与低电平状态相比较，并存储延迟时间差最小(r的倍数值最小)的位置。系统将该最小延迟时间差用作上述精测值。

tdc精测在每次测量后均重置。当经慢延线路传播的传播沿到达该线路末端时，将生成重置脉冲。该重置脉冲使得精测开始信号和精测结束信号均将为低电平。随着该重置脉冲沿慢延线路和快延线路传播，各判优器便实现重置。

图6为用于根据上述粗测值和精测值重建tdc输入信号周期的数字逻辑的一种实施方式的框图。该例示tdc粗测电路三个计数器输出端(345，346，347)，这三个输出端与三个d触发器601连接，以为其提供三个计数器信号612。每一d触发器的输出端均与计数器值逻辑模块604连接。该计数器值逻辑模块输出粗测值，并将该粗测值连入d触发器605。该d触发器的输出端与粗测逻辑模块607连接。这些d触发器形成流水线处理级，以实现额外的处理时间。在其他实施方式中，也可不使用流水线处理级。

保持所述环形振荡器内每一处理级状态的九个d触发器输出值在寄存器613内存储为一个9比特的环形振荡器值。存有该9比特环形振荡器输出值的寄存器613与d触发器602相连。d触发器602的输出端与传播沿位置逻辑模块603相连。该传播沿位置逻辑模块用于计算环形振荡器电路内的传播沿位置。该传播沿位置逻辑模块的输出端分别与计数器值逻辑模块604和d触发器606相连。该d触发器的输出端与逻辑模块607相连。

粗测逻辑模块607用于计算输入周期614的粗测值，并将该值用作d触发器608的输入值。该d触发器的输出值用作综测逻辑模块610的输入值。此外，tdc精测值615输入d触发器609，而该d触发器的输出作为综测逻辑模块610的输入，以对所述输入周期进行综合测量。该输入周期综测值输入d触发器611，以由该d触发器输出数字时间测量值616。

所述粗测值可根据传播沿位置以及正确的计数器输出值获得。在一种例示接收机中，环形振荡器包含分布于一个完整振荡周期中的9个处理级和18个延迟元件。相应地，所述tdc粗测值计算为：

t粗测＝18×c最终+d最终

由此可知，该tdc粗测值为环形振荡器完整振荡次数测量值所对应的时间(18×c最终)与当前传播时间(d最终)之和。

由于tdc粗测的分辨率为tdc精测分辨率的32倍，因此上述数字时间测量值为：

tdc输出＝32×t粗测-t精测+校准校正因子

由此可知，该数字时间测量值(tdc输出)为粗测/精测分辨率比(32)乘以粗测时间(t粗测)后减去高分辨率精测值(t精测)并加上校准校正因子的结果。该校准校正因子取决于tdc粗测中用于计算该值时所依据的传播沿。在上述多种逻辑门中，上升沿和下降沿的延迟时间存在微小的差别，因此需要通过校正才能获得准确结果。

预设延迟元件数等于最大粗测逻辑处理时间除以环形振荡器延迟元件单位延迟时间之商。在一种例示接收机中，预设延迟元件数为六。所述多路复用器的输入选择值等于脉冲传播反相器所处的级数与预设延迟元件数之和。当该多路复用器的输入选择值超过环形振荡器的反相器总数时，则从该多路复用器的输入选择值中减去环形振荡器的反相器总数。所述粗测/精测分辨率比为单位延迟时间除以游标慢延元件和游标快延元件的延迟时间差之商。在一种例示接收机中，该粗测/精测分辨率比为：

图7为根据数字时间测量值计算调制信号相位的电路模块功能框图。在一种例示接收机中，图6的输出为13个比特的数字时间测量值。该值用作图7的输入。其中第一电路模块701，702，703，704，705，706，707(数字时间差电路)从当前数字时间测量值中减去前一数字时间测量值，以计算周期差值。图中，电路模块703所示即为该计算操作。如果前一数字时间测量值大于当前数字时间测量值，则说明数字时间测量值超出了最大值并发生回绕。在该情况下，所述电路将当前数字时间测量值与计数器回绕值相加后减去前一数字时间测量值。图中，电路模块702，704，705所示即为该计算过程。图7所示电路例如借助d触发器707，将所述差值计算的输出延迟一个处理级周期，在一种例示电路中，由逻辑元件701～707实施上述比较和延迟功能。在一种例示接收机中，所述回绕值为4608。该值为粗测计数器的可取值种类数(2³)乘以环形振荡器的处理级数(18)乘以所述粗测/精测分辨率比(32)之积。该第一电路模块的输出结果为表示向后两个数字时间测量值之差的周期差值信号。

第二电路模块708，709，710，711，712，713，714(基带输出时间电路)用于处理基带信号的160mhz读取速率。该电路模块通过反馈环路将所述第一电路模块前后相继的输出值相加。当该相加结果超出输出时间阈值(1250)时，则将该输出时间阈值从反馈值中减去，并输出写入信号在两个处理级周期之后升至高电平。所述接收机借助该数字时间输出，重建160mhz时间轴。所述输出时间阈值(1250)对应于数字时间输出分辨率值为5ps的160mhz读取周期每当前后相继的周期之和超出1250(输出时间阈值)时，基带电路便对该值进行采样。此时，积分时间输出使能信号722在两个处理级周期后升至高电平，以表示用于写入调制信号相位，即积分时间信号723的输出时间。

图7所示第三电路模块715，716，717，718，719，720，721(纠偏后数字时间输出电路)用于从所述第一电路模块的输出(数字时间输出)中减去载波周期偏移量t，并对所得结果进行缩放。所述载波周期偏移量电路用于减去纠偏后数字时间输出计算结果中的载波周期偏移量。该载波周期偏移量t按照下式计算(fc为载波频率)：

所述缩放电路用于将纠偏后数字时间输出缩放至目标水平。随后，tdc粗测电路对缩放后数字时间信号进行累加，从而使得其误差处于tdc精测分辨率范围内。其中，缩放比例因子按照下式计算：

缩放因子＝1024×fc×tdc分辨率

由于相位2π映射为10比特，因此上述缩放因子为1024。累加电路的累加值为相位解调器电路的最终输出。纠偏后数字时间输出计算及相应处理后延迟可由电路元件715和716实施，而缩放和相应处理后延迟可由电路元件717，718，719实施。此外，缩放后数字时间信号的累加以及相应处理后延迟可由电路元件720和721实施，以输出积分时间信号723。

在一种例示接收机实施方式中，由fifo处理与tdc电路高达400mhz的输出写入时钟不同步的基带信号的160mhz读取时钟。其中，tdc电路以积分时间输出使能信号722所设置的速率以及高达400mhz的时钟(tdc输入信号)将先后相继的输出值写入fifo，而基带电路以160mhz的速度进行读值。

图8所示为调制信号相位计算方法。在该tdc方法800中，通过接收步骤802接收信号。在一些实施方式中，该信号为分频输出信号。在粗测步骤804中，根据所述调制信号，计算时间数字转换粗测值。其中，在该粗测步骤804中，由tdc电路中的环形振荡器获取所述调制信号第一上升沿和第二上升沿之间的周期的粗测值。在精测步骤806中，计算粗测误差的精测值。其中，在该精测步骤806中，由tdc电路的游标比较器电路获取粗测误差的高分辨率精测值。在结合步骤808中，通过将所述粗测值和精测值相结合而获得数字时间测量值。在相位确定步骤810中，根据所述数字时间测量值，获得所述调制信号的相位。