基于延时环冗余状态信息的高精度时间测量装置及方法

1.本发明属于高精度时间频率测量领域，更具体地，涉及一种基于延时环冗余状态信息的高精度时间测量装置及方法。


背景技术：

2.时间测量是现代计量学中一项重要的测量技术，该技术能精确测量两个物理事件之间的时间间隔，目前高精度时间间隔测量设备广泛应用于基础研究和工程应用中，如量子通信、时间分辨率光谱分析、激光测距、生物医学成像等领域。基于fpga实现的时间数字转换器是目前研究最热门、精度较高的时间间隔测量方法之一，且具有实现周期短、成本低、适应性强等特点。
3.然而，现有的基于fpga实现的延时环缩减法时间测量分辨率低，同时，传统二阶时间测量方法中，一阶测量电路和二阶测量电路是顺序执行的，每增加一级测量电路，时间测量速度将降低。同时，每增加一级测量电路，会影响时间测量速度和死区时间。
4.基于上述缺陷和不足，本领域亟需对现有的二阶延时环时间测量装置做出进一步的改进设计，构建高精度时间测量装置及方法，解决现有二阶延时环时间测量装置存在的问题。


技术实现要素：

5.针对现有技术的以上缺陷或改进需求，本发明提供了一种基于延时环冗余状态信息的高精度时间测量装置及方法，其中结合fpga延时环自身的特征及其时间测量的技术特点，相应的对其关键组件如延时环内插器、延时环逻辑门状态信息锁存模块、冗余状态信息时间序列存储模块以及测量数据统计分析模块的结构及其具体设置方式进行研究和设计，相应的可有效解决现有技术中基于fpga实现的延时环缩减法时间测量分辨率低的问题，能显著提高延时环缩减法内插器的测量分辨率和测量精度，且不影响延时环内插器的测量速度，并能在低端fpga平台实现高精度时间测量。
6.为实现上述目的，按照本发明的一个方面，提出了一种基于延时环冗余状态信息的高精度时间测量装置，包括延时环内插器、延时环逻辑门状态信息锁存模块、冗余状态信息时间序列存储模块以及测量数据统计分析模块，其中，
7.所述延时环内插器用于测量被测时间间隔，该延时环内插器包括两条并行且完全相同的第一延时环和第二延时环，所述第一延时环和第二延时环均由fpga逻辑门单元组成，所述第一延时环用于输入被测时间的脉冲信号，所述第二延时环用于输入参考时钟；
8.所述延时环逻辑门状态信息锁存模块由延时环状态信息同步锁定电路组成，且该延时环状态信息同步锁定电路由参考时钟同步驱动，用于同步锁存所述第一延时环和第二延时环中相应延时单元处的冗余状态信息，并对该冗余状态信息进行编码，以获取冗余状态信息时间序列；
9.所述冗余状态信息时间序列存储模块包括测量数据编码电路和存储单元，所述测
量数据编码电路用于根据所述延时环内插器的测量数据以及冗余状态信息时间序列对冗余状态信息时间序列进行自然二进制编码和编码校准，以获取特征时间序列，并存储于所述存储单元中；
10.所述测量数据统计分析模块根据特所述延时环内插器的测量数据、特征时间序列以及所述延时环内插器的分辨率、冗余状态信息细分码元等效时间宽度计算时间测量结果。
11.作为进一步优选的，所述fpga逻辑门单元中的fpga逻辑门为具有进位链的逻辑门，所述fpga逻辑门单元中的延时单元为多位加法器，每位加法器有设定的进位链资源。
12.作为进一步优选的，所述时间测量装置还包括高精度时钟，用于高精度参考时钟，同时，该参考时钟用于触发延时环状态信息同步锁定电路锁存所述第一延时环和第二延时环中相应延时单元处的冗余状态信息。
13.作为进一步优选的，所述测量数据编码电路包括地址编码器、自然二进制编码器、编码校准单元，所述地址编码器与所述存储单元双向数据交互，该地址编码器读取存储与所述存储单元中的延时环内插器的测量数据和冗余状态信息时间序列，并对延时环内插器的测量数据和冗余状态信息时间序列进行混合编码，确定存储地址，所述自然二进制编码器用于对冗余状态信息时间序列进行二进制编码，并将进行二进制编码后的冗余状态信息时间序列发送给编码校准单元进行校准，以生成特征时间序列，所述编码校准单元将特征时间序列存储到所述存储单元中。
14.作为进一步优选的，所述地址编码器为混合编码器，其根据所述延时环内插器测量数据得到存储地址高位，根据冗余状态信息时间序列的自然二进制编码得到存储地址低位。
15.作为进一步优选的，所述测量数据统计分析模块利用内核控制器根据冗余状态信息时间序列分析被测量时间间隔与冗余状态信息时间序列之间的统计规律，然后根据该统计规律生成特征时间序列以及该特征时间序列对应的码元等效时间宽度，最后根据延时环内插器测量分辨率和所述码元等效时间宽度实现二阶等效时间测量。
16.作为进一步优选的，采用cortex
‑
m3内核作为测量数据统计分析模块的核心控制器，且采用fpga内部的apb总线实现cortex
‑
m3内核与延时环内插器、延时环逻辑门状态信息锁存模块以及冗余状态信息时间序列存储模块的数据交互。
17.按照本发明的另一个方面，还提供了一种采用上述的高精度时间测量装置测量时间间隔的方法，包括以下步骤：
18.1)输入被测时间和参考时钟，延时环内插器采用循环缩减方法测量被测时间间隔，被测时间间隔的开始信号和结束信号分别在第一延时环、第二延时环中循环传输；
19.2)延时环内插器测量时，延时环逻辑门状态信息锁存模块采用参考时钟同步锁存每个逻辑门输出的状态信息，根据该状态信息中冗余状态信息时间序列和延时环内插器测量数据，实现对被测时间间隔的二阶等效细分；
20.3)延时环内插器测量结束时，冗余状态信息时间序列存储模块对所述冗余状态信息时间序列进行自然二进制编码和编码校准，以获取特征时间序列和存储低位地址，并存储于所述存储单元中；
21.4)测量数据统计分析模块根据特所述延时环内插器的测量数据、特征时间序列以
及延时环内插器的分辨率、冗余状态信息细分码元等效时间宽度计算被测时间间隔。
22.作为进一步优选的，在测量时间间隔过程中，所述延时环逻辑门状态信息锁存模块的延时环状态信息同步锁定电路与延时环内插器同步工作。
23.作为进一步优选的，冗余状态信息细分码元等效时间宽度采用密码统计测试方法获取；
24.所述延时环内插器的分辨率为所述第一延时环和第二延时环两个延时环的整体时延差值。
25.总体而言，通过本发明所构思的以上技术方案与现有技术相比，主要具备以下的技术优点：
26.1.本发明的高精度时间测量装置，一阶延时环内插器和冗余状态信息细分电路同步工作，与其他顺序执行的二阶测量方法相比，不会增加测量时间和测量死区时间，且测量分辨率高、测量精度高、测量速度快。
27.2.本发明基于fpga逻辑门固有传输延时的不一致特性，充分利用锁存的延时环逻辑门输出状态信息，细分延时环内插器测量分辨率，提高延时环内插器的时间测量分辨率和测量精度。
28.3.本发明冗余状态信息细分电路由延时环的逻辑门和锁存器组成，通过增加锁存器锁存延时环逻辑门的输出状态，占用逻辑门资源少，有利于多通道时间测量电路的实现。
29.4.本发明采用混合地址编码和测量数据自然二进制编码，减小测量数据存储空间。
30.5.本发明可在低端fpga平台实现高精度时间测量，降低了本发明的实现成本。
附图说明
31.图1是本发明优选实施例涉及的一种基于延时环冗余状态信息的高精度时间测量装置的原理框图；
32.图2是本发明优选实施例涉及的一种基于延时环冗余状态信息的高精度时间测量装置中冗余状态信息时间序列存储模块的原理框图；
33.图3是本发明优选实施例涉及的基于延时环冗余状态信息的细分电路原理框图；
34.图4是本发明优选实施例涉及的分电路冗余状态时间序列变化的示意图。
具体实施方式
35.为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
36.如图1所示，本发明实施例提供的一种基于延时环冗余状态信息的高精度时间测量装置，包括延时环内插器、延时环逻辑门状态信息锁存模块、冗余状态信息时间序列存储模块、测量数据统计分析模块和高精度时钟。
37.延时环内插器由fpga内部具有专用进位链的逻辑门组成的两个延时线环实现，实现对被测时间间隔的一阶内插细分。具体而言，延时环内插器采用fpga内部具有专用进位
链的逻辑门组成延时环来实现延时环内插器，以减小延时环逻辑门之间固有传输延时的差异，提高二阶等效细分分辨率。延时环内插器采用循环缩减方法测量被测时间间隔，被测时间间隔的开始信号和结束信号在fpga逻辑门组成的延时环中循环传输，同时延时环逻辑门状态信息锁存模块锁存延时环每个逻辑门输出状态信息。其中，循环缩减方法利用两个完全相同的延时环通过循环传输不断缩减两个循环脉冲的时间间隔直到两个循环脉冲的时间间隔小于两个延时环的整体时延差，即延时环内插器的测量分辨率，测量分辨率为延时环内插器的分辨率为所述第一延时环和第二延时环两个延时环的整体时延差值。两个延时环的设计条件完全相同，这种设计减小了外界因素如外界温度、电源电压对两个延时环的影响。如图3所示，本发明中，延时环内插器包括两条并行且完全相同的第一延时环和第二延时环，所述第一延时环和第二延时环均由fpga逻辑门单元组成，所述第一延时环用于输入被测时间的脉冲信号，所述第二延时环用于输入参考时钟。即，fpga内部具有专用进位链的逻辑门组成的第一延时环和第二延时环，并实现延时环内插器，实现对被测时间间隔的一阶细分，测量分辨率等于第一延时环和第二延时环的整体时延之差。同时，第二延时环的参考时钟驱动锁存器锁存第一延时环的输出状态信息，分析输出状态信息时间序列(d1到d
m
)与被测时间之间的变化规律，即冗余状态信息时间序列和延时环内插器测量数据之间的变化规律，实现对被测时间间隔的二阶细分。延时环采用具有专用进位链路的逻辑门实现延时环，逻辑门传输延时的一致性较好，单个逻辑门传输延时之差较小，可实现高细分分辨率，且一般情况下细分分辨率可采用码密度统计测试得到码元等效时间宽度。
38.在本发明中，相应延时单元的个数根据设计的高精度时间测量装置的测量范围选择。且两个延时环中，相应的延时单元处均设有一个锁存器。
39.延时环逻辑门状态信息锁存模块由延时环状态信息同步锁定电路组成，且由参考时钟同步驱动锁存电路，即其采用延时环内插器的参考时钟驱动延时环状态信息锁存寄存器，同步锁存延时环每个逻辑门输出状态信息，再根据锁存状态信息时间序列和延时环内插器测量数据，实现被测时间间隔的高精度测量。该延时环逻辑门状态信息锁存模块采用参考时钟同步锁存延时环环冗余状态信息，根据状态信息冗余状态信息时间序列和延时环内插器测量数据，实现被测时间间隔的二阶等效细分。延时环内插器测量时，延时环逻辑门状态信息锁存模块同步锁存延时环每个逻辑门输出状态信息，利用逻辑门固有传输延时的不一致特性实现对延时环内插器测量分辨率的二阶细分，实现二阶时间测量，提高时间测量分辨率和测量精度。在本发明中，锁存延时环冗余状态信息的同步锁存电路与延时环内插器同步工作。与其他二阶测量方法相比，不会增加测量时间和测量死区时间，测量速度快。
40.如图2所示，冗余状态信息时间序列存储模块包括测量数据编码电路和存储单元，其根据延时环内插测量数据和冗余状态信息锁存时间序列混合编码，确定存储地址，且冗余状态信息锁存时间序列采取自然二进制编码以减少数据存储空间，并将冗余状态信息存储到存储单元中。冗余状态信息时间序列存储模块根据延时环内插器测量结束时，根据锁存的延时环冗余状态时间序列，产生特征时间序列，并存储到存储单元。冗余状态信息时间序列存储模块包括地址编码器、自然二进制编码器、编码校准模块和存储单元。地址编码器采取混合编码方式，高位地址根据延时环内插器测量数据得到，即存储地址高位，低位地址根据冗余状态信息的自然二进制编码数据得到，即存储地址低位。首先，当时间测量结束
时，根据延时环内插器数据，得到存储单元的高位地址；然后，根据延时环逻辑门状态信息锁存模块输出的冗余状态时间序列进行自然二进制编码，以减小测量数据的存储空间，同时由于逻辑门传输延时和布线延时的不一致性，导致细分测量的冗余状态时间序列码元等效时间宽度不一致，出现很小的码元等效时间宽度或者部分码元等效时间宽度消失的现象，需要校准；最后，利用编码校准模块对冗余状态信息的自然二进制编码校准和重排，产生特征冗余状态信息时间序列，并将特征时间序列存储到存储单元。
41.在本发明中，测量数据统计分析模块根据延时环冗余状态信息分析被测量时间间隔与冗余状态之间的变化规律，以获取特征冗余状态信息时间序列，实现二阶等效细分。测量数据统计分析模块利用fpga内核控制器根据锁存的延时环冗余状态信息时间序列分析被测量时间间隔与冗余状态时间序列之间的统计规律，然后产生特征时间序列及冗余状态信息时间序列对应的码元等效时间宽度，最后根据延时环内插器测量分辨率和码元等效时间宽度，计算时间测量结果，实现二阶时间间隔测量。
42.本发明中，延时环内插器与延时环逻辑门状态信息锁存模块、冗余状态信息时间序列存储模块和高精度时钟相连，所述的延时环逻辑门状态信息锁存模块与延时环内插器、冗余状态信息时间序列存储模块和和高精度时钟相连，所述冗余状态信息时间序列存储模块与延时环内插器、延时环逻辑门状态信息锁存模块、测量数据统计分析模块和高精度时钟，所述的测量数据统计分析模块与冗余状态信息时间序列存储模块、高精度时钟相连。
43.如图4所示，在本发明中，延时环内插器采用循环缩减测量方式，每循环一次内插器测量一次，同时延时环逻辑门状态信息锁存模块锁存一次延时环每个逻辑门的输出状态信息，每次循环传输时冗余信息状态的时间序列(d1、d2、
······
、d
m
‑1、d
m
)变化如图4所示。延时环内插器每循环测量一次，两个循环脉冲间的时间间隔缩减一个测量分辨率，然而，fpga内部逻辑门传输时延不一致，导致延时环逻辑门状态信息锁存模块锁存的状态时间序列在每次循环中都会发生变化，可以根据图4中环冗余状态信息时间序列的位置和输入延时之间的变化关系，建立冗余信息细分模型和细分算法，实现等效细分测量。
44.基于延时环冗余状态信息的高精度时间测量方法，首先，图1所示的时间脉冲触发产生循环缩减测量的开始信号，参考时钟触发产生结束信号，并在图1所示的延时环内插器中循环测量；其次，每循环一次缩减一次开始信号和结束信号之间的时间间隔宽度，缩减分辨率为延时环内插器的测量分辨率，同时每次循环过程中图3所示的锁存器在参考时钟的驱动下锁存延时环逻辑门输出状态；接着，锁存器输出的冗余状态信息时间序列(d1、d2、
······
、d
m
‑1、d
m
)输入给图2所示的冗余状态信息时间序列存储模块，测量结束后，根据延时环内插器测量数据得到存储地址高位，同时对冗余状态信息时间序列进行自然二进制编码，且对自然二进制编码进行校准得到特征时间序列和存储低位地址；然后根据存储地址，将延时环内插器测量数据和特征冗余状态信息时间序列存储到存储单元；最后，测量数据统计分析模块根据延时环内插器测量数据、特征冗余状态信息时间序列编码以及延时线内插器测量分辨率、冗余状态信息细分码元等效时间宽度，计算时间测量结果。
45.冗余状态信息时间序列编码过程中，需要知道细分码元等效时间宽度，可采用码密度统计测试方法得到。在码元统计测试中，采用图4所示的原理分析冗余状态信息时间序列，得到延时环冗余状态信息细分码元等效时间宽度，结合延时环内插器测量结果和冗余
状态信息细分码元等效时间宽度，得到本发明高精度时间测量装置对应的时间
‑
码元转换关系曲线，根据该转换关系曲线，可计算出时间测量结果。
46.更具体而言，本发明一种基于延时环冗余状态信息的高精度时间测量装置的测量方法如下：
47.1)延时环内插器采用循环缩减方法测量被测时间间隔，被测时间间隔的开始信号和结束信号在fpga逻辑门组成的延时环中循环传输，同时延时环逻辑门状态信息锁存模块锁存延时环每个逻辑门输出状态信息。
48.其中，循环缩减方法利用两个完全相同的延时环通过循环传输不断缩减两个循环脉冲的时间间隔直到两个循环脉冲的时间间隔小于两个延时环的整体时延差，即延时环内插器的测量分辨率。
49.2)延时环内插器测量时，延时环逻辑门状态信息锁存模块采用参考时钟同步锁存延时环环冗余状态信息，根据状态信息冗余状态信息时间序列和延时环内插器测量数据，实现被测时间间隔的二阶等效细分。
50.延时环内插器测量时，延时环逻辑门状态信息锁存模块同步锁存延时环每个逻辑门输出状态信息，利用逻辑门固有延时的不一致特性实现对延时环内插器测量分辨率的二阶细分，实现二阶时间测量，提高时间测量分辨率和测量精度。
51.3)延时环内插器测量结束时，冗余状态信息时间序列存储模块根据锁存的延时环冗余状态时间序列，产生特征时间序列，并存储到存储单元。其中，冗余状态信息锁存时间序列采取自然二进制编码以减少数据存储空间，并将冗余状态信息存储到存储单元中。
52.4)冗余状态信息时间序列存储模块分析冗余状态信息特征时间序列与被测时间间隔直接的统计规律，并采用码密度统计测量二阶细分码元等效时间宽度。冗余状态信息时间序列存储模块由编码电路和存储单元组成，根据延时环内插测量数据和冗余状态信息锁存时间序列混合编码，确定存储地址，且冗余状态信息锁存时间序列采取自然二进制编码以减少数据存储空间，并将冗余状态信息存储到存储单元中。
53.5)测量数据统计分析模块根据二阶细分码元等效时间宽度和延时环内插器测量分辨率以及测量数据，计算被测时间间隔。
54.测量数据统计分析模块利用内核控制器根据延时环冗余状态信息锁存时间序列分析被测量时间间隔与冗余状态信息时间序列之间的统计规律，然后产生特征冗余状态信息时间序列及对应的码元等效时间宽度，最后根据延时环内插器测量分辨率和码元等效时间宽度，实现二阶等效时间测量。
55.本发明已经在低性能嵌入式smartfusion fpga平台实现，也可以采用其他fpga平台实现，smartfusion fpga内部的cortex
‑
m3内核作为测量数据统计分析模块的核心控制器，实现码元分析、统计、存储以及计算时间测量结果，而fpga逻辑资源用于延时环内插器和冗余状态信息细分电路实现，即采用cortex
‑
m3内核作为测量数据统计分析模块的核心控制器，且采用fpga内部的apb总线实现cortex
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m3内核与延时环内插器、延时环逻辑门状态信息锁存模块以及冗余状态信息时间序列存储模块的数据交互。其中sram模块用于实现测量数据存储模块，且利用fpga内部的apb总线实现cortex
‑
m3内核与逻辑资源之间的进行数据交互。
56.本发明实例中，延时环内插器的延时环由多个多位加法器串联实现，且加法器有
专用进位链资源，每位加法器传输延时之间的延时差异较小，通过冗余状态信息细分电路实现的二阶细分分辨率高。通过smartfusion fpga设计软件，调整延时环加法器的布局布线以调节延时环内插器的测量分辨率。图1所示的高精度时钟的频率为100mhz，时钟周期为10ns，所以延时环内插器的测量范围略大于10ns，结合参考时钟计数器能覆盖秒级时间测量范围。细分电路细分分辨率由延时环逻辑门的传输延时之差决定，本发明中采用具有专用进位链的加法器逻辑门实现，每位加法器逻辑门的传输延时之差较小，所以二阶细分分辨率高，同时测量范围略大于延时环内插器的测量分辨率，保证能对延时环内插器进行有效细分。
57.本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。