时钟测试方法、装置、量产测试方法及测试平台与流程

本申请涉及测量技术领域，具体涉及一种时钟测试方法、装置、量产测试方法及量产测试平台。

背景技术：

对于高速时钟而言，特别是锁相环模块，累积时钟抖动是非常重要的指标，而在量产芯片中的工艺角偏差可能会导致锁相环等时钟电路异常，导致时钟电路出现不稳定，如累积时钟抖动偏大，严重时甚至会导致锁相环失锁等问题。因此，在芯片量产测试中需要对高速时钟的累积抖动进行测量。

专业的时钟测试设备可以通过内部时钟与测试平台输入时钟的比例关系来判断时钟的精度，但频率仪的成本高。在无法直接获取累积时钟抖动时，可以通过间接方式测试。例如，通过观测图像的稳定性，并由读取时钟寄存器判断。但由于依靠现象观测来推测参数指标，不仅测试效率低，而且在量产测试中容易出现误判。

技术实现要素：

为此，本申请提供一种时钟测试方法、装置、量产测试方法及量产测试平台，以解决现有技术中测试效率低、容易出现误判的问题。

为了实现上述目的，本申请第一方面提供一种时钟测试方法，包括：

基于待测芯片产生的待测时钟获取时钟窗口，其中，所述时钟窗口的大小是预先设定的；

利用标准时钟对所述时钟窗口进行计数，获得累积时钟计数；其中，所述标准时钟的频率大于所述待测时钟的频率；

计算所述累积时钟计数与预设的时钟计数的差值，获得累积时钟差值；

比较所述累积时钟差值和预设的时钟阈值，并基于比较结果确定所述待测芯片的测试结果。

其中，所述利用标准时钟对所述时钟窗口进行计数，获得累积时钟计数，包括：

利用所述时钟窗口的高电平或低电平对所述时钟窗口进行计数。

其中，所述对所述累积时钟差和预设的时钟阈值进行比较，并基于比较结果确定所述待测芯片的测试结果之后，还包括：

存储所述测试结果，以供查询所述测试结果。

为了实现上述目的，本申请第二方面提供一种时钟测试装置，包括：

时钟发生器，用于基于待测芯片产生的待测时钟获取时钟窗口；其中，所述时钟窗口的大小是预先设定的；

时钟管理模块，用于产生标准时钟；其中，所述标准时钟的频率大于所述待测时钟的频率；

计数器，用于基于所述标准时钟对所述时钟窗口进行计数，获得累积时钟计数；

计算模块，用于计算所述累积时钟计数与标准时钟计数的差值，获得累积时钟差值；

判断模块，用于将所述累积时钟差值与预设的时钟阈值进行比较，并基于比较结果确定所述待测芯片的测试结果。

其中，所述时钟管理模块为延迟锁定环或延迟锁相环。

为了实现上述目的，本申请第三方面提供一种测试平台，包括时钟测试装置，其中，所述时钟测试装置采用本申请提供的时钟测试装置。

其中，还包括：

时钟分配器，用于对待测芯片产生的待测时钟进行分配，获得第一路待测时钟和第二路待测时钟；

时钟分配器，用于对待测芯片产生的待测时钟进行分配，获得至少两路待测时钟，其中一路待测时钟与所述时钟测试装置连接。

其中，还包括：

电平转换模块，用于将所述第二路待测时钟的电平转换为与所述标准时钟的电平一致。

为了实现上述目的，本申请第四方面本申请提供一种量产测试方法，包括：

获取待测芯片产生的待测时钟；

基于所述待测时钟产生时钟窗口；其中，所述时钟窗口的大小是预先设定的；

利用标准时钟对所述时钟窗口进行计数，获得累积时钟计数；其中，所述标准时钟的频率大于所述待测时钟的频率；

计算所述累积时钟计数与标准时钟计数的差值，获得累积时钟差值；

比较所述累积时钟差和预设的时钟阈值，并基于比较结果确定所述待测芯片的测试结果。

其中，所述获取待测芯片产生的待测时钟之前，还包括：

所述待测芯片产生待测时钟后延时预设的延时长度。

其中，所述待测芯片产生待测时钟后延时预设的时间长度之前，还包括：

在关闭所述标准时钟发生器的情况下，设置所述时钟阈值和所述时钟窗口。

本申请具有如下优点：

本申请提供的时钟测试方法，基于标准时钟对根据待测时钟确定的时钟窗口进行计数获得累积时钟计数；计算累积时钟计数与标准时钟计数的差值，获得累积时钟差值，将累积时钟差值与预设的时钟阈值进行比较，并基于比较结果确定所述待测芯片的测试结果，由于可以直接从待测时钟获得积累时钟计数，从而提高测试效率，减少误判，而且，可应用于毫秒级的测试。另外，相对于专业的时钟测试设备而言，该方法可以将成本大大降低。此外，该时钟测试方法可以直接应用于量产测试平台。

附图说明

附图是用来提供对本申请的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本申请，但并不构成对本申请的限制。

图1为本申请实施例提供的一种时钟测试方法的流程图；

图2为本申请实施例中待测时钟、标准时钟和时钟窗口的示意图；其中，最上的波形为待测时钟，中间为时钟窗口，最下的波形为标准时钟；

图3为本申请实施例提供的一种时钟测试装置的原理框图；

图4为本申请实施例提供的一种测试平台的原理框图；

图5为本申请实施例提供的另一种测试平台的原理框图；

图6为本申请实施例提供的又一种测试平台的原理框图；

图7为本申请实施例提供的一种量产测试方法的流程图；

图8为对待测芯片进行测量获得的测量数据和测量波形图。

具体实施方式

以下结合附图对本申请的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本申请，并不用于限制本申请。

如本申请所使用的，术语“和/或”包括一个或多个相关列举条目的任何和全部组合。

本申请所使用的术语仅用于描述特定实施例，且不意欲限制本申请。如本申请所使用的，单数形式“一个”和“该”也意欲包括复数形式，除非上下文另外清楚指出。

当本申请中使用术语“包括”和/或“由……制成”时，指定存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其群组。

除非另外限定，否则本申请所用的全部术语(包括技术和科学术语)的含义与本领域普通技术人员通常理解的含义相同。还将理解，诸如那些在常用字典中限定的那些术语应当被解释为具有与其在相关技术以及本申请的背景下的含义一致的含义，且将不解释为具有理想化或过度形式上的含义，除非本申请明确如此限定。

第一方面，本申请针对芯片等高速时钟测量中存在的成本高、测试效率低以及可能存在的测试误判的缺陷，提出一种时钟测试方法。

图1为本申请实施例提供的一种时钟测试方法的流程图。图2为本申请实施例时钟和时钟窗口的示意图。结合图1和图2所示，时钟测试方法，包括：

步骤s101，基于待测芯片产生的待测时钟获取时钟窗口。

其中，待测芯片可以是任意一款需要测试的芯片，待测时钟是由待测芯片产生的时钟。时钟窗口是基于待测时钟产生的窗口。

在一些实施例中，时钟窗口的大小可以根据需要由用户设定。时钟窗口的大小可以是20微秒至500微秒之间的任意数值。

在一些实施例中，时钟窗口的大小可以通过寄存器来调整。

步骤s102，基于标准时钟对时钟窗口进行计数，获得累积时钟计数。

其中，标准时钟的频率大于待测时钟的频率。

在一些实施例中，标准时钟是由时钟管理单元产生的fpga时钟，其中，时钟管理单元可以是延迟锁定环(digitalclockmanager，dcm)或延迟锁相环(delaylockedloop，dll)。

对时钟窗口计数是为了确定在设定的时间段内时钟窗口的数量，以便基于时钟窗口的数量确定待测时钟的准确性。

在一些实施例中，利用时钟窗口的高电平对时钟窗口进行计数，利用时钟窗口的低电平计算累积时钟差；或者，利用时钟窗口的低电平对时钟窗口进行计数，利用时钟窗口的高电平计算累积时钟差。

其中，累积时钟计数是指在预设时间段内待验证时钟的时钟窗口的数量，即统计预设时间段内有多少个待测时钟的时钟周期。

步骤s103，计算累积时钟计数与标准时钟计数的差值，获得累积时钟差值。

其中，标准时钟计数是时钟窗口内标准时钟的累积时钟数，计算累积时钟计数与标准时钟计数的差值，累积时钟计数与标准时钟计数的差值越小，说明待测时钟越接近理想状态。

步骤s104，比较累积时钟差值中的最大值与预设的时钟阈值，并基于比较结果确定待测芯片的测试结果。

其中，时钟阈值可以由用户根据测试精度设定。

在一些实施例中，通过对累积时钟差值中的最大值与预设的时钟阈值进行比较，若累积时钟差值中的最大值大于或等于时钟阈值，则测试结果为待测芯片不满足设计要求。若累积时钟差值中的最大值小于时钟阈值，则测试结果为待测芯片满足设计要求。

在一些实施例中，步骤s103还可以通过另一种方式获得，即将每个累积时钟差值与时钟阈值分别进行比较，若其中存在一个累积时钟差值大于或等于时钟阈值，则测试结果为待测芯片不满足设计要求。若每个累积时钟差值均小于时钟阈值，则测试结果为待测芯片满足设计要求。

在一些实施例中，比较累积时钟差值中的最大值与预设的时钟阈值，并基于比较结果确定待测芯片的测试结果之后，还可以包括存储测试结果，以供查询测试结果。

在一些实施例中，测试结果存储在寄存器中。

本实施例提供的时钟测试方法，基于标准时钟对时钟窗口进行计数，累积时钟计数；计算累积时钟计数与标准时钟计数的差值，获得累积时钟差值，再将累积时钟差值与预设的时钟阈值进行比较，并基于比较结果确定待测芯片的测试结果，由于可以直接获得积累时钟计数，从而提高测试效率，减少误判，而且，可应用于毫秒级的测试。另外，相对于专业的时钟测试设备而言，成本大大降低。此外，该时钟测试方法可以直接应用于量产测试平台。

第二方面，本申请实施例提供一种时钟测试装置。图3为本申请实施例提供的一种时钟测试装置的原理框图。

如图3所示，时钟测试装置包括：

时钟发生器301，用于基于待测芯片产生的待测时钟获取时钟窗口。

其中，待测芯片可以是任意一款需要测试的芯片，待测时钟是由待测芯片产生的时钟。时钟窗口是基于待测时钟获取的窗口，时钟窗口的大小是预先设定的。

在一些实施例中，时钟窗口的大小可以通过寄存器来调整。时钟窗口的大小根据测试需要由用户设定。时钟窗口可以是20微秒至500微秒之间的任意数值。

时钟管理模块302，用于产生标准时钟。

其中，标准时钟的频率大于待测时钟的频率。标准时钟可以由fpga产生。

在一些实施例中，标准时钟为延迟锁定环或延迟锁相环。

计数器303，用于基于标准时钟对时钟窗口进行计数，获得累积时钟计数。

在一些实施例中，计数器303可以利用时钟窗口的高电平对时钟窗口进行计数，或者利用时钟窗口的低电平对时钟窗口进行计数。在获得时钟窗口的计数结果后，将计数结果存储在寄存器中。

在一些实施例中，寄存器的地址及功能描述如表1。

表1

计算模块304，用于计算累积时钟计数和标准时钟计数的差值，获得累积时钟差值。

在一些实施例中，计算每个时钟窗口的累积时钟计数与预设的时钟计数的差值，获得对应的累积时钟差值。

判断模块305，用于将累积时钟差值与预设的时钟阈值进行比较，并基于比较结果确定待测芯片的测试结果。

其中，时钟阈值可以由用户根据测试精度设定。

在一些实施例中，判断模块305通过对累积时钟差值中的最大值与预设的时钟阈值进行比较，若累积时钟差值中的最大值大于或等于时钟阈值，则测试结果为待测芯片不满足设计要求。若累积时钟差值中的最大值小于时钟阈值，则测试结果为待测芯片满足设计要求。

在一些实施例中，判断模块305还可以将每个累积时钟差值与时钟阈值分别进行比较，若其中存在至少一个累积时钟差值大于或等于时钟阈值，则测试结果为待测芯片不满足设计要求。若每个累积时钟差值均小于时钟阈值，则测试结果为待测芯片满足设计要求。

在一些实施例中，比较累积时钟差值中的最大值与预设的时钟阈值，并基于比较结果确定待测芯片的测试结果之后，还可以包括存储测试结果，以供查询测试结果。

在一些实施例中，测试结果可以存储在寄存器中。当测试结果为累积时钟差值中的最大值大于时钟阈值时，寄存器0xa被置“1”。

在一些实施例中，时钟测试装置还包括读写存储器，用于存储计数器和累计模块获得的数据。该读写存储器可以采用20位存储器。

在本实施例中，时钟测试装置是基于现场可编程门阵列(field-programmablegatearray，fpga)获得的装置。

本实施例提供的时钟测试装置，计数器基于标准时钟对时钟窗口进行计数，获得累积时钟计数，计算模块获得累积时钟计数与标准时钟计数的差值，获得累积时钟差值；利用判断模块将累积时钟差值与预设的时钟阈值进行比较，并基于比较结果确定待测芯片的测试结果，由于可以直接获得积累时钟，从而提高测试效率，减少误判，而且，可应用于毫秒级的测试。相对于专业的时钟测试设备而言，成本大大降低。此外，该时钟测试装置可以直接应用于量产测试平台。

第三方面，本申请实施例提供一种测试平台，该测试平台可以应用于对芯片进行量产测试。

图4为本申请实施例提供的一种测试平台的原理框图。如图4所示，测试平台400包括时钟测试装置401，其中，时钟测试装置401采用本申请实施例提供的时钟测试装置。时钟测试装置401接收待测芯片402产生的待测时钟，用以对待测时钟的精度进行测量，从而获得待测芯片是否满足时钟精度的设计要求。

图5为本申请实施例提供的另一种测试平台的原理框图。如图5所示，在一些实施例中，测试平台500包括：

时钟分配器501，用于对待测芯片503产生的待测时钟进行分配，获得至少一路待测时钟。

时钟测试装置502，用于测试芯片的累积时钟抖动。时钟测试装置502与其中一路待测时钟连接，其它路待测时钟可用于其它测试项。

待测芯片输出的待测时钟的电平与标准时钟的电平可能存在差异，为了使待测时钟的电平和标准时钟的电平一致，测试平台500还包括电平转换模块。

如图6所示，测试平台600包括：

时钟分配器601，用于对待测芯片605产生的待测时钟进行分配，获得至少一路待测时钟。例如，对待测时钟进行分频获得第一路待测时钟和第二路待测时钟。

时钟测试装置602，与第一路待测时钟连接，用于测试芯片的累积时钟抖动。

电平转换模块603，设置在时钟分配器601和时钟测试装置602之间的时钟通路中，用于将第一路待测时钟的电平转换为与标准时钟的电平一致。

机台接口604，与第二路待测时钟连接，用于测量芯片的其它测试项。

在本实施例中，时钟测试装置可以通过i2c与外部设备进行通信，测试平台可以通过读取时钟测试装置中寄存器状态来判断测试结果是否通过。

在一些实施例中，时钟测试装置可以采用fpga时钟测试装置，通过设置fpga的测试标准来满足多种测试需求。而且，fpga同样可以增加频率仪测试，即一个fpga完成量产测试中所有的关于时钟性能参数的测试。

本申请实施例提供的测试平台，采用本申请实施例提供的时钟测试装置，基于标准时钟对时钟窗口进行计数，获得每个时钟窗口的累积时钟差；将累积时钟差与预设的时钟阈值进行比较，并基于比较结果确定待测芯片的测试结果，由于可以直接获得积累时钟，从而提高测试效率，减少误判，可应用于毫秒级的测试。而且，相对于专业的时钟测试设备而言，成本大大降低。

第四方面，本申请实施例提供一种量产测试方法。图7为本申请实施例提供的一种量产测试方法的流程图。如图7所示，量产测试方法，包括：

步骤s701，获取待测芯片产生的待测时钟。

将待测芯片与量产测试平台连接，以将待测芯片产生的待测时钟接入时钟测试装置。

步骤s702，基于待测时钟获得时钟窗口。

在一些实施例中，通过寄存器调整时钟窗口的大小。

步骤s703，基于标准时钟对时钟窗口进行计数，获得累积时钟差值。

其中，标准时钟的频率大于待测时钟的频率。标准时钟可以是fpga时钟。

在一些实施例中，利用时钟窗口的高电平或低电平对时钟窗口进行计数。

步骤s704，计算所累积时钟计数与标准时钟计数的差值，获得累积时钟差值。

步骤s705，将累积时钟差与预设的时钟阈值进行比较，并基于比较结果确定待测芯片的测试结果。

其中，时钟阈值可以由用户根据测试精度设定。

在一些实施例中，通过对累积时钟差值中的最大值与预设的时钟阈值进行比较，若累积时钟差值中的最大值大于或等于时钟阈值，则测试结果为待测芯片不满足设计要求。若累积时钟差值中的最大值小于时钟阈值，则测试结果为待测芯片满足设计要求。

在一些实施例中，通过将每个累积时钟差值与时钟阈值分别进行比较，若其中存在至少一个累积时钟差值大于或等于时钟阈值，则测试结果为待测芯片不满足设计要求。若每个累积时钟差值均小于时钟阈值，则测试结果为待测芯片满足设计要求。

在一些实施例中，比较累积时钟差值中的最大值与预设的时钟阈值，并基于比较结果确定待测芯片的测试结果之后，还可以包括存储测试结果，以供查询测试结果。

在一些实施例中，测试结果可以存储在寄存器中。

在一些实施例中，获取待测芯片产生的待测时钟之前，还可以包括：待测芯片产生待测时钟并延时预设的延时长度。

其中，延时长度取决于芯片的测试需求是为了获得足够多的待测时钟周期。延时长度取决于芯片的测试需求。通常延时长度可以设置为毫秒级，例如将延时长度设置为几十毫秒。

在一些实施例中，待测芯片产生待测时钟并延时预设的时间长度之前，还包括：在关闭标准时钟发生器的情况下，设置时钟阈值和时钟窗口，即在设置时钟阈值和时钟窗口之前，将标准时钟发生器的使能关闭。

在一些实施例中，为了是待测芯片输出的待测时钟稳定，在打开待测芯片的使能后，延时预设时长后打开标准时钟发生器的使能。

图8为对待测芯片进行测量获得的测量数据和测量波形图。其中，(a)为采用本申请实施例提供的量产测试方法的测试获得的测量波形图；(b)为采用示波器测试获得的测量波形图；(c)和(d)为采用本申请实施例提供的量产测试方法的测试获得测量数据；其中，横坐标表示时钟窗口的数量，纵坐标表示计数器差值；其中，(c)的测试结果为满足芯片测试需求，(d)的测试结果为不满足芯片测试需求。

由图8(a)可知，采用本申请实施例提供的量产测试方法的测试待测芯片需要10ns可获得测试结果。由图8(b)可知，采用示波器测试需要20ns可获得测试结果。由此可知，在相同测试条件下本申请实施例提供的量产测试方法可以更快获得测试结果。

由图8(c)和图8(d)可知，在几百个时钟窗口内即可获得测试结果。

上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。

本申请实施例提供的量产测试方法，基于标准时钟对时钟窗口进行计数，获得累积时钟计数，计算累积时钟计数与标准时钟计数的差值，获得累积时钟差值；将累积时钟差值与预设的时钟阈值进行比较，并基于比较结果确定待测芯片的测试结果，由于可以直接获得待测时钟的积累时钟，从而提高测试效率，减少误判，可应用于毫秒级的测试。而且，相对于专业的时钟测试设备而言，成本大大降低。

需要说明的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本申请的创新部分，本实施方式中并没有将与解决本申请所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单元。

本实施例还提供一种电子设备，包括一个或多个处理器；存储装置，其上存储有一个或多个程序，当一个或多个程序被一个或多个处理器执行，使得一个或多个处理器实现本实施例提供的时钟测试方法和量产测试方法，为避免重复描述，在此不再赘述时钟测试方法和量产测试方法的具体步骤。

本实施例还提供一种计算机可读介质，其上存储有计算机程序，程序被处理器执行时实现本实施例提供的时钟测试方法和量产测试方法，为避免重复描述，在此不再赘述时钟测试方法和量产测试方法的具体步骤。

本领域普通技术人员可以理解，上文中所申请方法中的全部或某些步骤、系统、装置中的功能模块/单元可以被实施为软件、固件、硬件及其适当的组合。在硬件实施方式中，在以上描述中提及的功能模块/单元之间的划分不一定对应于物理组件的划分；例如，一个物理组件可以具有多个功能，或者一个功能或步骤可以由若干物理组件合作执行。某些物理组件或所有物理组件可以被实施为由处理器，如中央处理器、数字信号处理器或微处理器执行的软件，或者被实施为硬件，或者被实施为集成电路，如专用集成电路。这样的软件可以分布在计算机可读介质上，计算机可读介质可以包括计算机存储介质(或非暂时性介质)和通信介质(或暂时性介质)。如本领域普通技术人员公知的，术语计算机存储介质包括在用于存储信息(诸如计算机可读指令、数据结构、程序模块或其它数据)的任何方法或技术中实施的易失性和非易失性、可移除和不可移除介质。计算机存储介质包括但不限于ram、rom、eeprom、闪存或其它存储器技术、cd-rom、数字多功能盘(dvd)或其它光盘存储、磁盒、磁带、磁盘存储或其它磁存储装置、或者可以用于存储期望的信息并且可以被计算机访问的任何其它的介质。此外，本领域普通技术人员公知的是，通信介质通常包含计算机可读指令、数据结构、程序模块或者诸如载波或其它传输机制之类的调制数据信号中的其它数据，并且可包括任何信息递送介质。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

本领域的技术人员能够理解，尽管在此的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本实施例的范围之内并且形成不同的实施例。

可以理解的是，以上实施方式仅仅是为了说明本申请的原理而采用的示例性实施方式，然而本申请并不局限于此。对于本领域内的普通技术人员而言，在不脱离本申请的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本申请的保护范围。