专利名称：一种基于fpga的纳秒级数字可编程延时电路的制作方法
—种基于FPGA的纳秒级数字可编程延时电路技术领域
本发明属于一种延时电路，特别是一种基于FPGA的纳秒级数字可编程延时电路。
技术背景
延时电路由于可对输入信号进行延时，因此广泛应用于时钟调相、并行信号时序 校准及目标回波模拟中。延时电路可调整时钟的相位，使时钟信号与被采样信号满足采样 相位关系，同样可对并行信号进行调整，以校准并行信号传输过程中的相位偏差。在目标回 波模拟器中，延时电路可应用于模拟动目标的连续回波。
目前的延时电路主要分为模拟延时电路与数字延时电路，模拟延时电路由于利用 模拟器件产生延时，具有延时时间尺度大、延时时间固定以及延时精度差等缺点，从而限制 了它的应用。数字延时电路具有延时精度高、时间可编程等优点，但是目前只能用专用芯片 来实现，然而专用可编程延时芯片一般价格比较昂贵，且有较多的引脚，给电路设计带来极 大的不便。发明内容
本发明的目的在于提供一种数字延时电路，这种电路能够实现可编程纳秒级精确 延时,适用于数字电路中的各种延时需求。
实现本发明目的的技术解决方案为一种基于FPGA的纳秒级数字可编程延时电 路，由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元构成； 纵向延时单元由不同个数的基本延时单元级联构成；二选一选择器的一个选择输入端接纵 向延时单元的输出端，另一个选择输入端与纵向延时单元的输入端相连，直接作为可编程 延时单兀的输入端；米用布局布线约束技术将二选一选择器固定在FPGA内部横向相邻的 查找表单元中，将不同的基本延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使 延时精度可控。
二选一选择器由FPGA的查找表实现，从而实现系统延时时间最小。
基本延时单元由FPGA的查找表实现，可实现纳秒级精确延时。
将延时电路进行拓展，增加可编程延时单元的个数，即增加纵向延时单元的个数， 并同比例增加二选一选择器，可实现任意时间延时电路。
本发明与现有技术相比，其显著优点(I)本发明应用于数字电路中，可实现纳秒 级的可编程延时，且延时时间可控，具有延时精度高、时间可编程等优点。(2)本发明可进行 拓展，拓展后的延时电路可实现任意时间延时电路，能够满足各种延时需求，具有较高的适 用性和通用性。
图1是延时电路的总体结构。
图2是二选一选择器。
图3是基本延时单元。
图4是纵向延时单元。
图5是延时电路拓展结构图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明确，以下参照附图对本发明进一步详细说明。
本发明基于FPGA的纳秒级数字可编程延时电路，由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元组成，具体结构如图1所示。图1所示的延时电路能够实现(T99ns的任意延时；根据用户需求，将延时电路进行拓展，可实现任意时间延时电路，本发明以图1所示电路为例，说明发明的具体实施方式
。其中信号通过可编程延时单元结构中二选一选择器所产生的延时为本发明电路的系统延时。下面对各部分结构进行详细介绍可编程延时单元，如图1所示，由8个二选一选择器级联而成。信号依次通过每个二选一选择器，并由二选一选择器决定是否延时。
二选一选择器，如图2所示，由FPGA内部的查找表实现，对其编程使A1、A2端为信号输入端，分别连接经过延时与未经过延时的信号，A3端为信号选择控制端，可选择从Al 或A2输入的信号，信号经过查找表后从O端输出。
基本延时单元，如图3所示，由FPGA内部的查找表实现，对其编程使A0、Al、A2端输入为O,信号从A3端输入,经过查找表后延时，从O端输出。信号经过查找表后延时最小延时时间，不同型号的FPGA芯片，最小延时时间略有差异。
纵向延时单元,如图4所示，由η个基本延时单元级联构成。信号从input端输入可选择延时单元，从output端输出，每经过一个基本延时单元就会延时最小延时时间，连续通过η个基本延时单元就会延时η个最小延时时间。通过对η值的选择分别实现Ins、 2ns>2ns>4ns> IOns>20ns>20ns>40ns的延时，信号通过Ins的延时单元后就会延时Ins ;同理通过其他延时单元后，就会延时对应的时间。
通过布局布线技术，将二选一选择器固定在FPGA内部横向相邻的查找表单元中， 将不同的延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。
将延时电路进行拓展，如图5所示，即将延时电路进行拓展，即增加纵向延时单元的个数，并同比例增加二选一选择器，可实现任意时间延时电路。
本发明能够实现可编程延时，其中可编程可编程延时单元实现延时时间可选择功能，可实现不同延时时间的纵向延时单元实现不同延时时间的组合，以此实现可编程延时功能。如需实现58ns的延时，则可通过编程使图1中可编程延时单元结构里的第8、5、4、 3、2号二选一选择器选择纵向延时单元，而其他二选一选择器则选择信号直接通过，在这种情况下，信号从图1中input端输入,在第8、5、4、3、2号二选一选择器处通过对应的纵向延时单元，即分别通过40ns、20ns、4ns、2ns、2ns的延时后从output输出，即可实现58ns的延时；同时信号通过八个二选一选择器，系统延时约为Ins。
权利要求
1.一种基于FPGA的纳秒级数字可编程延时电路，其特征在于由可编程延时单元级联而成；可编程延时单元由二选一选择器和纵向延时单元构成；纵向延时单元由不同个数的基本延时单兀级联构成；二选一选择器的一个选择输入端接纵向延时单兀的输出端，另一个选择输入端与纵向延时单元的输入端相连，直接作为可编程延时单元的输入端；采用布局布线约束技术将二选一选择器固定在FPGA内部横向相邻的查找表单兀中，将不同的基本延时单元分别固定在FPGA内部纵向相邻的查找表单元中，使延时精度可控。
2.根据权利要求1所描述的基于FPGA的纳秒级数字可编程延时电路，其特征在于二选一选择器由FPGA的查找表实现，从而实现系统延时时间最小。
3.根据权利要求1所描述的基于FPGA的纳秒级数字可编程延时电路，其特征在于基本延时单元由FPGA的查找表实现，可实现纳秒级精确延时。
4.根据权利要求1所描述的基于FPGA的纳秒级数字可编程延时电路，其特征在于将延时电路进行拓展，增加可编程延时单元的个数，即增加纵向延时单元的个数，并同比例增加二选一选择器，可实现任意时间延时电路。
全文摘要
本发明公开了一种基于FPGA的纳秒级数字可编程延时电路。延时电路由可编程横向选择器以及可实现不同延时时间的纵向延时单元组成。横向选择器由若干个二选一选择器级联而成，纵向延时单元由不同个数的基本延时单元级联而成，横向选择器通过控制输入信号是否经过纵向延时单元实现可编程延时，并使用布局布线约束技术使延时精确可控。本发明通过编程可实现纳秒级精确延时，并使用FPGA设计实现，具有很高的精确度、较强的通用性以及适用性。
文档编号G05B19/042GK103019134SQ20121048160
公开日2013年4月3日 申请日期2012年11月23日 优先权日2012年11月23日
发明者李洪涛, 朱晓华, 顾陈, 曾文浩 申请人:南京理工大学