一种基于延迟链复用的PUFs电路的制作方法
【专利摘要】本发明公开了一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，传输延迟电路中设置有两条完全对称的信号传输延迟通路，n个传输延迟电路具有2n条信号传输延迟通路，每条信号传输延迟通路的信号输出端输出一个延迟信号，PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延迟信号输出端与个判决器的信号输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥；优点是实现信号传输延迟通路的最大化复用，提高了电路的利用率，降低了电路成本。
【专利说明】-种基于延迟链复用的PUFs电路
【技术领域】
[0001] 本发明涉及一种物理不可克隆函数电路，尤其是涉及一种基于延迟链复用的PUFs 电路。
【背景技术】
[0002] 在现代信息安全系统中，物理不可克隆函数电路（PUFs电路）已经被广泛用来作 为身份认证和防伪手段，如智能卡、信用卡、RFID标签、苹果手机、安全摄像机和游戏设备等 等。将PUFs电路应用到安全设备中，可以有效防御传统的攻击模式，如数学攻击、病毒攻 击、差分功耗攻击以及碰撞攻击等等。PUFs电路最早是由麻省理工大学的Gassend等研究 人员提出来的，它是芯片领域的"DNA特征识别技术"，通过物理不可克隆函数电路提取芯片 制造过程中无法避免引入的工艺偏差，产生无限多个、特有的密钥。PUFs电路的种种特性， 使得越来越多的研究人员开展相关的研究工作。
[0003] Lim等提出了基于判决器和信号传输延迟的PUFs电路，该PUFs电路由传输延迟电 路和判决器两个部分组成，传输延迟电路中布置两条完全对称的信号传输延迟通路，两条 信号传输延迟通路的输出端与判决器的两个输入端一一对应连接，其结构示意图如图1所 示。该PUFs电路的工作过程为：使用相同的激励信号（控制信号）传输经过两条信号传输 延迟通路，两条信号传输延迟通路中接入相同的输入信号，在激励信号作用下，两条信号传 输延迟通路分别输出一路输出信号到判决器中，判决器根据两路输出信号的延迟时间判断 PUFs电路输出信号为0或1，由此实现一位密钥输出。现有的可实现多位密钥输出的PUFs 电路，通常包括多个并行设置的上述PUFs电路，每个PUFs电路中两条信号传输延迟通路输 出的两路输出信号对应输入一个判决器中生成一位密钥输出，多个PUFs电路输出地密钥 组合形成多位密钥，密钥的位数与PUFs电路的数量相同。
[0004] 但是上述PUFs电路存在以下问题：并行设置的各个PUFs电路之间相互独立，各个 PUFs电路中传输延迟电路的两个输出信号互不关联，每个PUFs电路中传输延迟电路的两 个输出信号独立作为一组延迟信号输入到一个判决器中，电路利用率较低，而且如果想要 得到位数更多的密钥输出，目前的解决方法主要是增加PUFs电路的数量，由此造成电路成 本的大幅度增加。
【发明内容】
[0005] 本发明所要解决的技术问题是提供一种基于延迟链复用的PUFs电路，该PUFs电 路中设置n个传输延迟电路和个判决器，每个传输延迟电路中布置的上下两条完全对 称的信号传输延迟通路（延迟链）各输出一个输出信号，n个传输延迟电路输出2n个输出 信号，该2n个输出信号组成PUFs电路的2n个延迟信号，将2n个延迟信号采用数学排列 组合的方法，选择其中两个延迟信号组合为一组延迟信号输入到一个判决器中，由此2n个 延迟信号两两组合得到组延迟信号后输入到个判决器中，得到位密钥输出， n > 2且为整数，由此各个PUFs电路中传输延迟电路的两个输出信号相互关联，实现信号传 输延迟通路的最大化复用，有效的提高了电路的利用率，在保持传输延迟电路数量不变的 基础上，仅需增加一定数量的判决器，即可实现位密钥的输出，大大降低了电路成本。
[0006] 本发明解决上述技术问题所采用的技术方案为：一种基于延迟链复用的PUFs电 路，包括n个传输延迟电路和生成n个用于控制传输延迟电路的控制信号的控制器，所述的 传输延迟电路中设置有两条完全对称的信号传输延迟通路，所述的n个传输延迟电路具有 2n条信号传输延迟通路，每条所述的信号传输延迟通路的信号输出端输出一个延迟信号， 所述的PUFs电路还包括个判决器，2n条信号传输延迟通路的信号输出端中每两个不 同的信号输出端组合为一组延迟信号输出端，组合得到组延迟信号输出端，组延 迟信号输出端与个判决器的信号输入端 对应连接，每组延迟信号输出端输出一组 延迟信号到一个对应的判决器生成一位密钥输出，个判决器输出位密钥，n > 2且 为整数，其中，Cfw为排列组合数学计算公式，
【权利要求】
1. 一种基于延迟链复用的PUFs电路，包括n个传输延迟电路和生成n个用于控制传 输延迟电路的控制信号的控制器，所述的传输延迟电路中设置有两条完全对称的信号传输 延迟通路，所述的n个传输延迟电路具有2n条信号传输延迟通路，每条所述的信号传输延 迟通路的信号输出端输出一个延迟信号，其特征在于所述的PUFs电路还包括个判决 器，2n条信号传输延迟通路的信号输出端中每两个不同的信号输出端组合为一组延迟信号 输出端，组合得到Cfn组延迟信号输出端，组延迟信号输出端与个判决器的信号 输入端一一对应连接，每组延迟信号输出端输出一组延迟信号到一个对应的判决器生成一 位密钥输出，个判决器输出位密钥，n > 2且为整数，其中，为排列组合数学公
2. 根据权利要求1所述的一种基于延迟链复用的PUFs电路，其特征在于每个所述的传 输延迟电路包括i位延迟电路，i > 2且为整数，每位所述的延迟电路由两个电路结构相同 的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元； 所述的延迟单元包括第一 NMOS管、第二NMOS管、第一 PMOS管、第二PMOS管、第一反相 器、第二反相器和第三反相器，所述的第一反相器的输入端为所述的延迟单元的第一输入 端，所述的第二反相器的输入端为所述的延迟单元的第二输入端，所述的第一反相器的输 出端、所述的第一 NMOS管的漏极和所述的第一 PMOS管的漏极连接，所述的第二反相器的输 出端、所述的第二NMOS管的漏极和所述的第二PMOS管的漏极连接，所述的第一 PMOS管的 栅极和所述的第二NMOS管的栅极连接，所述的第一 NMOS管的源极、所述的第一 PMOS管的 源极、所述的第二NMOS管的源极、所述的第二PMOS管的源极和所述的第三反相器的输入端 连接，所述的第三反相器的输出端为所述的延迟单元的输出端，所述的第一 NMOS管的栅极 和所述的第二PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制 信号； 所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端 为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单 元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一 延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路 的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出 端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i 位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j 位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j = 1，…，i-1 ;所述的 两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后 形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的 第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出 端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第 i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端； 所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的 控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位 延迟电路的控制端。
3.根据权利要求1所述的一种基于延迟链复用的PUFs电路，其特征在于每个所述的传 输延迟电路包括i位延迟电路，i > 2且为整数，每位所述的延迟电路由两个电路结构相同 的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元； 所述的延迟单元包括第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS 管、第十PMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第 十二NMOS管和第四反相器，所述的第五PMOS管的源极、所述的第六PMOS管的源极、所述的 第七PMOS管的源极和所述的第八PMOS管的源极均接入电源，所述的第五PMOS管的漏极、 所述的第六PMOS管的栅极、所述的第七NMOS管的漏极和所述的第八NMOS管的栅极连接且 其连接端为所述的延迟单元的第一输入端，所述的第五PMOS管的栅极、所述的第六PMOS管 的漏极、所述的第七NMOS管的栅极、所述的第八NMOS管的漏极、所述的第九PMOS管的漏极 和所述的第i^一 NMOS管的漏极连接，所述的第七NMOS管的源极、所述的第八NMOS管的源 极、所述的第九NMOS管的源极和所述的第十NMOS管的源极均接地，所述的第七PMOS管的 漏极、所述的第九NMOS管的漏极、所述的第八PMOS管的栅极和所述的第十NMOS管的栅极 连接，所述的第七PMOS管的栅极、所述的第八PMOS管的漏极、所述的第九NMOS管的栅极、 所述的第十NMOS管的漏极、所述的第十二NMOS管的漏极和所述的第十PMOS管的漏极连 接，所述的第九PMOS管的栅极和所述的第十二NMOS管的栅极连接，所述的第十一 NMOS管 的栅极和所述的第十PMOS管的栅极连接且其连接端为所述的延迟单元的控制端，用于接 入控制信号，所述的第十一 NMOS管的源极、所述的第九PMOS管的源极、所述的第十二NMOS 管的源极、所述的第十PMOS管的源极和所述的第四反相器的输入端连接，所述的第四反相 器的输出端为所述的延迟单元的输出端； 所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端 为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单 元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一 延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路 的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出 端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i 位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j 位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j = 1，…，i-1 ;所述的 两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后 形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的 第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出 端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第 i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端； 所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的 控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位 延迟电路的控制端。
4. 根据权利要求1所述的一种基于延迟链复用的PUFs电路，其特征在于每个所述的传 输延迟电路包括i位延迟电路，i > 2且为整数，每位所述的延迟电路由两个电路结构相同 的延迟单元组成，所述的两个延迟单元分别为第一延迟单元和第二延迟单元； 所述的延迟单元包括第i^一 PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、 第十五PMOS管、第十六PMOS管、第十三NMOS管、第十四NMOS关、第十五NMOS管、第十六 NMOS管、第十七NMOS管、第十八NMOS管和第五反相器， 所述的第i PMOS管的源极、所述的第十二PMOS管的源极、所述的第十二PMOS管的 栅极、所述的第十四NMOS管的栅极、所述的第十三PMOS管的源极、所述的第十四PMOS管的 源极、所述的第十四PMOS管的栅极和所述的第十六NMOS管的栅极均接入电源，所述的第 十一 PMOS管的栅极和所述的第十三NMOS管的栅极连接且其连接端为所述的延迟单元的 第一输入端，所述的第十三PMOS管的栅极和所述的第十五NMOS管的栅极连接且其连接端 为所述的延迟单元的第二输入端，所述的第十一 PMOS管的漏极、所述的第十二PMOS管的 漏极、所述的第十三NMOS管的漏极、所述的第十七NMOS管的栅极、所述的第十三PMOS管 的漏极、所述的第十四PMOS管的漏极、所述的第十五NMOS管的漏极和所述的第十六PMOS 管的栅极连接且其连接端为所述的延迟单元的控制端，用于接入控制信号，所述的第十三 NMOS管的源极和所述的第十四NMOS管的漏极连接，所述的第十四NMOS管的源极接地，所 述的第十五NMOS管的源极和所述的第十六NMOS管的漏极连接，所述的第十六NMOS管的源 极接地，所述的第十七NMOS管的漏极和所述的第十五PMOS管的漏极连接，所述的第十八 NMOS管的漏极和所述的第十六PMOS管的漏极连接，所述的第十五PMOS管的栅极和所述的 第十八NMOS管的栅极连接，所述的第十七NMOS管的源极、所述的第十五PMOS管的源极、所 述的第十八NMOS管的源极、所述的第十六PMOS管的源极和所述的第五反相器的输入端连 接，所述的第五反相器的输出端为所述的延迟单元的输出端； 所述的延迟电路的第一延迟单元的控制端和第二延迟单元的控制端连接且其连接端 为所述的延迟电路的控制端，所述的延迟电路的第一延迟单元的第一输入端与第二延迟单 元的第一输入端连接且其连接端为所述的延迟电路的第一输入端，所述的延迟电路的第一 延迟单元的第二输入端与第二延迟单元的第二输入端连接且其连接端为所述的延迟电路 的第二输入端，所述的延迟电路的第一延迟单元的输出端为所述的延迟电路的第一输出 端，所述的延迟电路的第二延迟单元的输出端为所述的延迟电路的第二输出端，所述的i 位延迟电路中第j位延迟电路的第一输出端与第j+1位延迟电路的第一输入端连接，第j 位延迟电路的第二输出端与第j+1位延迟电路的第二输入端连接，j = 1，…，i-1 ;所述的 两条完全对称的信号传输延迟通路分别为由所述的i位延迟电路的第一延迟单元连接后 形成的第一条信号传输延迟通路和由所述的i位延迟电路的第二延迟单元连接后形成的 第二条信号传输延迟通路；所述的第一条信号传输延迟通路中第i位第一延迟单元的输出 端为所述的第一条信号传输延迟通路的信号输出端，所述的第二条信号传输延迟通路中第 i位第二延迟单元的输出端为所述的第二条信号传输延迟通路的信号输出端； 所述的控制器生成i位控制信号输出，n个传输延迟电路中位于同一位的延迟电路的 控制端接入同一位控制信号，所述的i位控制信号一一对应输入每个传输延迟电路中i位 延迟电路的控制端。
5. 根据权利要求1、或2、或3、或4所述的一种基于延迟链复用的PUFs电路，其特征在 于所述的判决器包括第三PMOS管、第四PMOS管、第三NMOS管、第四NMOS管、第五NMOS管 和第六NMOS管，所述的第三PMOS管的源极和所述的第四PMOS管的源极均接入电源，所述 的第三PMOS管的漏极、所述的第三NMOS管的漏极、所述的第四NMOS管的漏极、所述的第四 PMOS管的栅极和所述的第五NMOS管的栅极连接，所述的第三PMOS管的栅极、所述的第四 NMOS管的栅极、所述的第四PMOS管的漏极、所述的第五NMOS管的漏极和所述的第六NMOS 管的漏极连接且其连接端为所述的判决器的输出端，所述的第三NMOS管的源极、所述的第 四NMOS管的源极、所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的 第三NMOS管的栅极和所述的第六NMOS管的栅极为所述的判决器的两个输入端，每个所述 的判决器的两个输入端与其对应的一组延迟信号输出端 对应连接。
6.根据权利要求1、或2、或3、或4所述的一种基于延迟链复用的PUFs电路，其特征在 于所述的控制器包括数据输入模块、移位寄存器和译码器，所述的数据输入模块用于输入 外部数据，所述的数据输入模块与所述的移位寄存器连接，所述的移位寄存器与所述的译 码器连接，所述的译码器输出控制信号。
【文档编号】G05B19/04GK104360605SQ201410491126
【公开日】2015年2月18日 申请日期:2014年9月23日 优先权日:2014年9月23日
【发明者】张跃军, 汪鹏君, 李建瑞, 李刚 申请人:宁波大学