电压选择电路的制作方法

本发明的实施例是有关于一种电压选择电路，且特别是有关于一种半导体装置的电压选择电路。

背景技术

各种半导体装置使用电压源选择电路来选择并输出多个输入电压中的一者。在较普遍的一类电压源选择电路中，最大电压选择电路是一种在多个电源供应电压中选择最高电源供应电压以确保使所耦合的装置/电路稳定运作的电路。举例来说，最大电压选择电路可用于使电压升压电路(例如，直流/直流(dc-to-dc)变换器)的电源供应门稳定地运作。

然而，传统的最大电压选择电路通常依赖于运算放大器来将多个待选择的电源供应电压进行比较，且操作此种运算放大器需要使用专用偏压电路，此会不利地消耗额外功率。因此，传统的最大电压选择电路并非是完全令人满意的。

技术实现要素：

本发明实施例提供一种电压选择电路，其特征在于，包括：电源检测电路，被配置成将输出电压分别与第一输入电压及第二输入电压进行比较；锁存电路，耦合到所述电源检测电路，且被配置成在所述输出电压低于所述第一输入电压或所述第二输入电压时翻转一对输出信号各自的逻辑状态；以及选择电路，耦合到所述锁存电路，且被配置成基于所述一对输出信号各自的所述逻辑状态而使用所述第一输入电压或所述第二输入电压作为所述输出电压。

附图说明

结合附图阅读以下详细说明，会最佳地理解本发明的各方面。应注意，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。

图1示出根据一些实施例的最大电压选择电路的示例性框图；

图2示出根据一些实施例的图1所示最大电压选择电路的示例性电路图；

图3示出根据一些实施例用以操作图1所示最大电压选择电路的多个信号的示例性波形；

图4示出根据一些实施例用以操作图1所示最大电压选择电路的示例性方法的流程图；

图5至图10各自示出根据一些实施例的图1所示最大电压选择电路的替代实施例的电路图。

附图标记说明：

100、500、600、700、800、900、1000：最大电压选择电路；

102：比较器电路/比较器；

102a、506：电源检测电路；

102b：锁存电路；

104：选择电路；

105：输入电压/vdd；

107：输入电压/vddm；

109、509-1、509-2：输出信号；

109-1、109-2：输出信号/信号；

111：输出电压/vout；

203：参考电压；

214、216：二极管；

218、220：逻辑门/与非门；

219：经与非运算的信号/经与非运算的输出；

221：经与非运算的信号/经与非运算的输出；

222、224：电流镜；

251、255：亚阈值电流；

400：方法；

402、404、406、408：操作；

502：全锁存电路；

504：锁存供电控制电路；

602：接近式检测电路；

603：或非门；

603-1、603-2：信号/输入；

604：断路开关；

607：锁存阻断信号；

701、901、1001：亚阈值电压比较器；

703、1003：标头；

a、b、c、d、e、f、g、x、y、z：节点；

m1、m2、m3、m4、m5、m6、m7、m8、m9、m10、m51、m52、m53、m54、m55、m56、m61、m62、m63、m64、m65、m71、m72、m73、m74、m75、m76、m77、m78、m91、m95、m101、m103、m105、m107、m109、m111、m791、m792、m801、m802：晶体管；

m11、m12：晶体管/开关；

t0、t1、t2：时间；

δv：电压差；

vdd、vddm：输入电压；

vout：输出电压。

具体实施方式

以下公开内容阐述用于实作标的物的不同特征的各种示例性实施例。以下阐述组件及构造的具体实例以简化本发明。当然，这些仅为实例且不旨在进行限制。举例来说，应理解，当将元件称为“连接到”或“耦合到”另一元件时，所述元件可直接连接到或直接耦合到另一元件，或者可能存在一个或多个中间元件。

本发明提供电压选择电路(例如，被配置成从至少第一输入电压及第二输入电压选择最大电压作为输出电压的最大电压选择电路)的各种实施例。此外，在一些实施例中，最大电压选择电路动态地监测已等于第一输入电压及第二输入电压中的一者的输出电压。当输出电压降至低于第一输入电压及第二输入电压中的另一者时，最大电压选择电路自动地选择第一输入电压及第二输入电压中的所述另一者作为其输出电压。不同于传统的最大电压选择电路(其需要使用由专用偏压电路供电的运算放大器来将第一输入电压与第二输入电压进行比较)，根据一些实施例，所公开的最大电压选择电路使用包括各自在亚阈值模式(sub-thresholdmode)下运作的多个晶体管(即，每一晶体管仅传导亚阈值电流)的比较器来执行比较操作。因此，在所公开的最大电压选择电路中，可有利地将以上所提及的额外功率消耗问题最小化。

图1示出根据一些实施例的最大电压选择电路100的示例性框图，最大电压选择电路100包括比较器电路102及耦合到比较器电路102的选择电路104。在一些实施例中，最大电压选择电路100被配置成从输入电压105(下文中称为“vdd”)及输入电压107(下文中称为“vddm”)选择具有较高(电压)电平的一者，并递送所述一者作为输出电压111(下文中称为“vout”)。换句话说，在稳态期间，vout111等于vdd105及vddm107中的较高者。随着时间推移，输入电压vdd105及vddm107可变化，且当vdd105及vddm107中的较低者转变而变得高于与vdd105及vddm107中的先前较高者相等的vout111时，最大电压选择电路100可重新选择vdd105及vddm107中的先前较低者作为vout111。

更具体来说，在一些实施例中，比较器电路102使用电源检测电路102a来动态地检测(例如，比较)由选择电路104输出的vout111是否低于vdd105或vddm107。举例来说，vout111已等于或实质上接近于vdd105且高于vddm107，但变得低于vddm107(例如，因为vddm107正在增大)，或者vout111已等于或实质上接近于vddm107且高于vdd105，但现在变得低于vdd105(例如，因为vdd105正在增大)。如果是这样(例如，上述情形中的任一者发生)，则电源检测电路102a可使比较器电路102中也包括的锁存电路102b改变(例如，翻转(flip))比较器电路102的输出信号109。响应于输出信号109的改变，选择电路104可重新选择vdd105与vddm107之间的当前较高者作为vout111。以下将更详细地论述最大电压选择电路100的详细操作。

图2示出根据一些实施例的最大电压选择电路100的示例性电路图。应注意，图2所示的电路图仅为最大电压选择电路100的各种实施例中的一者。将分别参照图4、图5、图6、图7、图8、图9及图10来示出及论述最大电压选择电路100的更多其他实施例。在图2所示的实施例中，最大电压选择电路100的比较器102的电源检测电路102a包括晶体管：m1、m2、m3、m4、m5、m6、m7及m8；最大电压选择电路100的比较器102的锁存电路102b包括晶体管m9及m10；且最大电压选择电路100的选择电路104包括晶体管m11及m12、二极管214及216、逻辑门(例如，与非(nand)门)218及220。在一些实施例中，当最大电压选择电路100运作时，晶体管m1至m10中的每一者可在亚阈值模式(即，|vgs|<|vt|，其中vgs表示跨越各自栅极及源极的电压降(voltagedrop)，且vt表示各自的阈值电压)下运作。

在一些实施例中，晶体管m5、m6、m7及m8各自包括n沟道金属氧化物半导体场效晶体管(n-channelmetal-oxide-semiconductorfield-effect-transistor，nmosfet)，且晶体管m1、m2、m3、m4、m9、m10、m11及m12各自包括p沟道金属氧化物半导体场效晶体管(p-channelmetal-oxide-semiconductorfield-effect-transistor，pmosfet)。虽然图2所示的实施例示出m1至m12是n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管，然而可实作各种晶体管或装置中的任一者来作为m1至m12中的至少一者，例如，双极结型晶体管(bipolarjunctiontransistor，bjt)、高电子迁移率场效晶体管(high-electronmobilitytransistor，hemt)等。此外，在一些实施例中，晶体管m1、m2、m3、m4、m11及m12各自呈现超低阈值电压，且晶体管m5、m6、m7、m8、m9及m10各自呈现标准阈值电压。换种说法，晶体管m1、m2、m3、m4、m11及m12各自的阈值电压通常低于晶体管m5、m6、m7、m8、m9及m10各自的阈值电压。举例来说，晶体管m1可具有约0.1伏(v)的阈值电压，且晶体管m9可具有约0.3伏(v)的更高阈值电压。

首先参照比较器102的电源检测电路102a，在一些实施例中，晶体管m3及m4可用作输入晶体管以接收从选择电路104(图1)反馈的vout111，且基于vdd105及vddm107的量值(即，电压电平)，电源检测电路102a可使存在于锁存电路102b的节点“x”及“y”上的逻辑状态翻转，以下将更详细地对此进行论述。

在一些实施例中，晶体管m1及m2分别由vdd105及vddm107进行门控(即，晶体管m1及m2的栅极分别耦合到vdd105及vddm107)且分别以vddm107及vdd105为源(即，晶体管m1及m2的源极分别耦合到vddm107及vdd105)，而晶体管m1及m2的漏极分别耦合到节点x及y。如以上所提及，晶体管m3及m4用作比较器电路102的输入晶体管。具体来说，晶体管m3及m4分别由vout111进行门控(即，晶体管m3及m4的栅极各自耦合到vout111)且分别以vdd105及vddm107为源(即，晶体管m3及m4的源极分别耦合到vdd105及vddm107)，而晶体管m3及m4的漏极分别耦合到由晶体管m5及m6形成的电流镜222以及由晶体管m7及m8形成的电流镜224。在电流镜222中，晶体管m5的漏极及栅极被连接在一起，且耦合到晶体管m3的漏极并进一步耦合到晶体管m6的栅极。晶体管m5及m6的源极均耦合到参考电压203(例如，接地电压)。并且，晶体管m6的漏极耦合到节点x。类似地，在电流镜224中，晶体管m7的漏极及栅极被连接在一起，且耦合到晶体管m4的漏极并进一步耦合到晶体管m8的栅极。晶体管m7及m8的源极均耦合到参考电压203(例如，接地电压)。并且，晶体管m8的漏极耦合到节点y。

接着，参照比较器102的锁存电路102b，在一些实施例中，晶体管m9及m10彼此交叉耦合。也就是说，晶体管m9的栅极耦合到晶体管m10的漏极，且晶体管m10的栅极耦合到晶体管m9的漏极。此外，晶体管m10的栅极与晶体管m9的漏极在节点x处耦合，且晶体管m9的栅极与晶体管m10的漏极在节点y处耦合。在一些实施例中，晶体管m9的源极耦合到vddm107，且晶体管m10的源极耦合到vdd105。在一些实施例中，锁存电路102b被配置成在节点x及y处提供输出信号109。更具体来说，输出信号109包括信号109-1及109-2，信号109-1及109-2中的每一者具有在逻辑上彼此反转的各自的逻辑状态。信号109-1是在节点x处提供，且信号109-2是在节点y处提供。

参照选择电路104，在一些实施例中，与非门218被配置成从锁存电路102b接收输出信号109-2作为其输入中的一者；且与非门220被配置成从锁存电路102b接收输出信号109-1作为其输入中的一者。此外，与非门218被配置成从与非门220接收经与非运算的输出221作为其输入中的另一者；且与非门220被配置成从与非门218接收经与非运算的输出219作为其输入中的另一者。在一些实施例中，与非门218及220可形成sr锁存电路。在一些实施例中，由与非门218及220形成的sr锁存电路被配置成抑制伴随输出信号109-1及109-2的噪声。应注意，在仍处于本发明的范围内的同时，此种sr锁存电路可由其他逻辑门中的任一者(例如，或非(nor)门)形成。

在一些实施例中，晶体管m11由经与非运算的信号221进行门控且以vddm107为源(即，晶体管m11的栅极耦合到与非门220的输出且源极耦合到vddm107)；并且晶体管m12由经与非运算的信号219进行门控且以vdd105为源(即，晶体管m12的栅极耦合到与非门218的输出且源极耦合到vdd105)。在一些实施例中，晶体管m11及m12的漏极均耦合到节点“z”，节点“z”呈现vout111。在一些实施例中，晶体管m11及m12各自充当开关以将vdd105或vddm107传递到节点z(即，使用vdd105或vddm107作为vout111)，以下将对此进行论述。

在一些实施例中，二极管214分别在其阳极及阴极处耦合到vdd105及vout111；且类似地，二极管216分别在其阳极及阴极处耦合到vddm107及vout111。在一些实施例中，二极管214及216的阴极均耦合到呈现vout111的节点z。在一些实施例中，二极管214充当熔丝(fuse)，以确保使vout111不会降至低于可由vdd105减去二极管214的正向电压(forwardvoltage)(例如，0.7伏(v))而界定的阈值电压；且类似地，二极管216充当熔丝，以确保使vout111不会降至低于可由vddm107减去二极管216的正向电压(例如，0.7伏(v))而界定的阈值电压。

如以上所提及，在最大电压选择电路100的稳态期间，已由最大电压选择电路100选择vdd105及vddm107中的较高者，使得vout111等于或实质上接近于vdd105及vddm107中的较高者，例如vddm107。在一些情况中，随着时间推移，输入电压vdd105可上升而vddm107保持实质上不变，且当vdd105变得高于vout111(即，vout111在等于vddm107的同时变得低于vdd105)时，最大电压选择电路100可重新选择vdd105作为经更新的vout111。图3示出此种情况，其中vout111最初被选择成等于vdd105及vddm107中的一者(例如，vddm107)且接着被重新选择成等于vdd105及vddm107中的另一者(例如，vdd105)。

如图3中所示，在时间“t0”之前，由于vdd105低于vddm107，因此最大电压选择电路100已选择vddm107作为vout111，使得vout111实质上遵循vddm107。在一些实施例中，当vout111已遵循vddm107(由于vddm107>vdd105)一段时间时，输出信号109-1及109-2可分别保持处于逻辑高及逻辑低，如图3中所示。应注意，可通过以下将论述的操作中的至少一些来执行此种在vdd105与vddm107之间进行的选择。

在vddm107保持实质上不变的同时，在时间“t1”，vdd105上升且超过vout111(且在本实例中也超过vddm107)，最大电压选择电路100可执行以下操作中的至少一些，以使vout111等于或实质上接近于vdd105。举例来说，当vdd105变得高于vout111时，晶体管m2及m3各自处于正vsg(从源极到栅极的电压降)的偏压下，而晶体管m1及m4各自处于负vsg的偏压下，因为vdd105>vddm107。如以上所提及，根据一些实施例，晶体管m1至m10各自在亚阈值模式下运作。因此，流过晶体管m3的亚阈值电流251及流过晶体管m2的亚阈值电流255分别增大，而流过晶体管m1的亚阈值电流(图中未示出)及流过晶体管m4的亚阈值电流(图中未示出)分别保持不变或甚至降低。因此，增大的亚阈值电流251由电流镜222从晶体管m5到晶体管m6镜像，以开始使节点x处的电压电平(即，输出信号109-1)放电。并且，同时，增大的亚阈值电流255可使用vdd105(连接在晶体管m2的源极处)来开始使节点y处的电压电平(即，输出信号109-2)充电。

接下来，在vdd105保持上升且vddm107保持实质上不变的同时，在时间“t2”，vdd105与vddm107之间存在足够大的电压差δv(例如，约10毫伏(mv)至50毫伏)，以使得晶体管m6及m2能够翻转锁存电路102b的输出信号109-1及109-2的逻辑状态。举例来说，输出信号109-1及109-2的逻辑状态可分别翻转成逻辑低及逻辑高，如图3中所示。在输出信号109-1及109-2分别翻转成逻辑低及逻辑高之后，输出信号109-1及109-2的逻辑状态由锁存电路102b锁存且进一步由与非门218及220所形成的sr锁存电路锁存。基于此项技术中已知的sr锁存电路的操作原理，经与非运算的信号219及221的逻辑状态分别为逻辑低及逻辑高。因此，由经与非运算的信号219及221进行门控的晶体管m12及m11分别导通及关断。因此，vdd105耦合到节点z，使得vout111接着变为(例如，遵循)vdd105，如图3中所示。在一些实施例中，在时间t2之后，当vddm107上升且变得再次高于遵循电流vdd105的vout111时，最大电压选择电路100可遵循以上所论述的操作原理，以重新选择vddm107作为vout111并使vout111遵循vddm107。

图4示出根据各种实施例用以操作最大电压选择电路100的示例性方法400的流程图。在各种实施例中，方法400的操作由图1至图3中所示的相应组件执行。为便于论述，将结合图1至图3来阐述方法400的以下实施例。方法400的所示实施例仅为实例。因此，应理解，在仍处于本发明的范围内的同时，各种操作中的任一者可被省略、重新定序及/或添加。

根据各种实施例，方法400以操作402开始，在操作402中，提供最大电压选择电路的输出电压，所述输出电压等于最大电压选择电路的第一输入电压及第二输入电压中的一者。在以上参照图3所示的实例中，提供最大电压选择电路100的vout111，vout111等于或实质上接近于vddm107。

根据各种实施例，方法400继续到判断操作404，在判断操作404中，监测输出电压，以判断输出电压是否降至低于第一输入电压及第二输入电压中的另一者。继续以上实例，最大电压选择电路100使用电源检测电路102a来检测已遵循vddm107的vout111是否变得低于vdd105。如果否(即，实质上等于vddm107的vout111仍高于vdd105)，则方法400继续进行到操作406，在操作406中，最大电压选择电路100继续提供vddm107作为vout111；且如果是(即，实质上等于vddm107的vout111变得低于vdd105)，则方法400继续进行到操作408，在操作408中，最大电压选择电路100重新选择vdd105作为vout111，以下将更详细地论述这些操作中的每一者。

根据各种实施例，在操作406中，当实质上等于vddm107的vout111仍高于vdd105时，最大电压选择电路100的锁存电路102b的输出信号109-1及109-2的逻辑状态可保持不变。因此，经与非运算的信号219及221的逻辑状态也保持不变，使得最大电压选择电路100的选择电路104继续将vddm107耦合到vout111。

根据各种实施例，在操作408中，当实质上等于vddm107的vout111变得低于vdd105时，最大电压选择电路100的电源检测电路102a的在亚阈值模式下运作的至少两个晶体管(例如，m2及m3)可分别翻转输出信号109-1及109-2的逻辑状态(例如，分别翻转成逻辑低及逻辑高)。因此，经与非运算的信号219及221的逻辑状态也分别被翻转，使得最大电压选择电路100的选择电路104重新选择vdd105来耦合到vout111。

如以上所提及，最大电压选择电路100可由以下将分别参照图5至图10论述的各种其他实施例来实作。图5示出最大电压选择电路500，最大电压选择电路500实质上类似于最大电压选择电路100，只不过使用的是全锁存电路(fulllatchcircuit)502及所耦合的锁存供电控制电路(latchsupplycontrolcircuit)504。具体来说，最大电压选择电路500包括与最大电压选择电路100的电源检测电路102a实质上类似的电源检测电路506以及与最大电压选择电路100的选择电路104实质上类似的选择电路(图中未示出)，因此此处不再对最大电压选择电路500的电源检测电路506及选择电路予以赘述。

在一些实施例中，全锁存电路502包括晶体管：m51、m52、m53及m54；且锁存供电控制电路504包括晶体管：m55及m56。在一些实施例中，晶体管m53及m54各自包括n沟道金属氧化物半导体场效晶体管(nmosfet)，且m51、m52、m55及m56各自包括p沟道金属氧化物半导体场效晶体管(pmosfet)。虽然图5所示的实施例示出m51至m56是n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管，然而可实作各种晶体管或装置中的任一者来作为m51至m56中的至少一者，例如，双极结型晶体管(bjt)、高电子迁移率场效晶体管(hemt)等。此外，在一些实施例中，晶体管m51、m52、m53、m54、m55及m56各自呈现标准阈值电压。举例来说，晶体管m51至m56可各自具有约0.3伏(v)的阈值电压。

在一些实施例中，全锁存电路502的晶体管m51至m54彼此交叉耦合。也就是说，晶体管m51的栅极耦合到晶体管m52的漏极、晶体管m54的漏极及晶体管m53的栅极；且晶体管m52的栅极耦合到晶体管m51的漏极、晶体管m53的漏极及晶体管m54的栅极。晶体管m53及m54的源极各自耦合到地。此外，晶体管m52的栅极与晶体管m54的栅极在节点a处耦合；且晶体管m51的栅极与晶体管m53的栅极在节点b处耦合。在一些实施例中，晶体管m51的源极通过锁存供电控制电路504耦合到vddm107，且晶体管m52的源极通过锁存供电控制电路504耦合到vdd105。在一些实施例中，全锁存电路502被配置成在节点a及b处提供输出信号509-1及509-2，输出信号509-1及509-2中的每一者具有在逻辑上彼此反转的各自的逻辑状态。

类似于最大电压选择电路100的锁存电路102b的操作，即通过电源检测电路102a来确定输出信号109-1及109-2各自的逻辑状态，也通过与电源检测电路102a实质上类似的电源检测电路506来确定输出信号509-1及509-2各自的逻辑状态。仍类似地，此类输出信号509-1及509-2被提供到所耦合的选择电路(图中未示出)，以选择vdd105及vddm107中的哪一者来用作vout111。因此，此处不再对关于如何确定输出信号509-1及509-2各自的逻辑状态以及如何选择vdd105或vddm107作为vout111进行赘述。

在一些实施例中，在锁存供电控制电路504中，晶体管m55的源极耦合到vddm107，栅极耦合到晶体管m56的源极，且漏极耦合到全锁存电路502的晶体管m51；并且晶体管m56的源极耦合到vdd105，栅极耦合到晶体管m55的源极，且漏极耦合到全锁存电路502的晶体管m52。更具体来说，晶体管m55及m56各自的漏极在节点c处被连接在一起。通过以此种配置来耦合锁存供电控制电路504，可提供各种优点。举例来说，当vdd105实质上接近于vddm107时，晶体管m55及m56可变弱(例如，使实质上低的电流流动)。因此，节点c处的电压电平(其可用作全锁存电路502的共同供电电压)可降低，以使输出信号509-1及509-2的逻辑状态较易于翻转。

图6示出最大电压选择电路600，最大电压选择电路600实质上类似于最大电压选择电路500，只不过最大电压选择电路600不包括锁存供电控制电路504，而是进一步包括接近式检测电路(proximitydetectioncircuit)602及所耦合的断路开关(cut-offswitch)604。在一些实施例中，断路开关604被配置成将与最大电压选择电路100的选择电路104实质上类似的选择电路(图中未示出)耦合到全锁存电路502。具体来说，最大电压选择电路600包括全锁存电路502、电源检测电路506及与最大电压选择电路100的选择电路104实质上类似的选择电路(图中未示出)，因此此处不再对最大电压选择电路600的全锁存电路502、电源检测电路506及选择电路予以赘述。

在一些实施例中，接近式检测电路602包括晶体管m61、m62、m63及m64以及或非门603；且断路开关604包括晶体管m65。在一些实施例中，晶体管m61及m62各自包括n沟道金属氧化物半导体场效晶体管(nmosfet)，且晶体管m63、m64及m65各自包括p沟道金属氧化物半导体场效晶体管(pmosfet)。虽然图6所示的实施例示出m61至m65是n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管，然而可实作各种晶体管或装置中的任一者来作为m61至m65中的至少一者，例如，双极结型晶体管(bjt)、高电子迁移率场效晶体管(hemt)等。此外，在一些实施例中，晶体管m63及m64各自呈现超低阈值电压，且晶体管m61、m62及m65各自呈现标准阈值电压。举例来说，晶体管m61、m62及m65可各自具有约0.3伏(v)的阈值电压，且晶体管m63及m64可各自具有约0.1伏(v)的阈值电压。

在一些实施例中，晶体管m61的栅极及晶体管m62的栅极分别耦合到与图2所示电源检测电路102a实质上类似的电源检测电路506，因此此处使用电源检测电路102a的一些参考符号。举例来说，晶体管m61的栅极耦合到晶体管m3的漏极、晶体管m5的栅极及漏极以及晶体管m6的栅极；且晶体管m62的栅极耦合到晶体管m4的漏极、晶体管m7的栅极及漏极以及晶体管m8的栅极。此外，晶体管m61及m62的源极分别耦合到地，且漏极分别耦合到或非门603来作为其输入。在一些实施例中，或非门603可对分别存在于晶体管m61及m62的漏极上的信号603-1及603-2进行或非运算，以提供锁存阻断信号(latchblocksignal)607来将断路开关604导通及关断，以下将对此进行论述。晶体管m61及m62的漏极分别进一步耦合到晶体管m63及m64的漏极。晶体管m63的源极耦合到vddm107，且栅极耦合到晶体管m64的源极；并且晶体管m64的源极耦合到vdd105，且栅极耦合到晶体管m63的源极。

通过耦合接近式检测电路602来控制断路开关604，可提供各种优点。举例来说，当vdd105实质上接近于vddm107时，由全锁存电路502及电源检测电路506形成的最大电压选择电路600的比较器电路可变得对伴随vout111的噪声敏感。在一些实施例中，接近式检测电路602可动态地监测vdd105及vddm107，且当vdd105实质上接近于vddm107时，接近式检测电路602可将断路开关604关断以使伴随vout111的噪声最小化。此外，通过将断路开关604关断，节点c处的电压电平可降低以使输出信号509-1及509-2的逻辑状态较易于翻转。

更具体来说，在一些实施例中，当vdd105实质上接近于vddm107时，晶体管m61及m62分别导通，使得信号603-1及603-2各自被拉至逻辑低。或非门603对两个逻辑低输入603-1及603-2进行或非运算，以产生逻辑高锁存阻断信号607。当锁存阻断信号607处于高逻辑状态时，断路开关604被关断，使得选择电路与全锁存电路502隔离且节点c处的电压电平降低，如以上所述。

在一些实施例中，图7至图10分别示出最大电压选择电路100的多个替代实施例的电路图。一般来说，图7至图10所示的最大电压选择电路100的替代实施例中的每一者包括：亚阈值电压比较器，实质上类似于最大电压选择电路100(图2)的电源检测电路102a；以及一对标头(header)，其各自实质上类似于最大电压选择电路100(图2)的开关m11、m12。并且，亚阈值电压比较器被配置成监测vout111，且当vout111降至低于vdd105或vddm107时，亚阈值电压比较器降低在标头各自的栅极处接收的电压电平以传导更多电流，从而将vout111上拉。

首先参照图7，示出最大电压选择电路100的替代实施例的电路图。为清晰起见，在本文中将所述替代实施例称为最大电压选择电路700。在图7所示的实施例中，最大电压选择电路700包括由晶体管m71、m72、m73、m74、m75、m76、m77及m78形成的亚阈值电压比较器701，以及由晶体管m791及m792形成的一对标头703。顾名思义，在一些实施例中，当最大电压选择电路700运作时，亚阈值电压比较器701的晶体管m71至m78中的每一者可在亚阈值模式下运作。

在一些实施例中，晶体管m72、m73、m76及m77各自包括n沟道金属氧化物半导体场效晶体管(nmosfet)，且晶体管m71、m74、m75、m78、m791及m792各自包括p沟道金属氧化物半导体场效晶体管(pmosfet)。虽然图7所示的实施例示出m71至m78及m791至m792是n沟道金属氧化物半导体晶体管或p沟道金属氧化物半导体晶体管，然而可实作各种晶体管或装置中的任一者来作为m71至m78及m791至m792中的至少一者，例如，双极结型晶体管(bjt)、高电子迁移率场效晶体管(hemt)等。此外，在一些实施例中，晶体管m71至m78及m791至m792各自呈现超低阈值电压。举例来说，晶体管m71至m78及m791至m792可各自具有约0.1伏(v)的阈值电压。

在一些实施例中，在亚阈值电压比较器701中，晶体管m71及m75是二极管式连接(diode-connected)(即，各自的漏极及栅极被连接在一起)，并且更具体来说，晶体管m71的源极耦合到vddm107且晶体管m75的源极耦合到vdd105。晶体管m72及m73被形成为与电流镜222(图2)类似的第一电流镜，且晶体管m76及m77被形成为与电流镜224(图2)类似的第二电流镜。并且，晶体管m71通过其各自的漏极在节点d处耦合到第一电流镜，且晶体管m75通过其各自的漏极在节点e处耦合到第二电流镜。此外，第一电流镜及第二电流镜分别在晶体管m74及m78各自的漏极处耦合到晶体管m74及m78。晶体管m74由vout111进行门控且以vdd105为源；并且晶体管m78由vout111进行门控且以vddm107为源。在一些实施例中，标头703的晶体管m791在节点d处耦合到亚阈值电压比较器701；且标头703的晶体管m792在节点e处耦合到亚阈值电压比较器701。此外，晶体管m791的源极耦合到vdd105，且漏极耦合到vout111；并且晶体管m792的源极耦合到vddm107，且漏极耦合到vout111。

如以上所述，亚阈值电压比较器701被配置成通过在晶体管m74及m78各自的栅极处接收vout111而监测vout111，且当vout111降至低于vdd105或vddm107时，亚阈值电压比较器701降低在标头703各自的栅极处接收的电压电平(其为节点d及e处的电压电平)，以传导更多电流(例如，亚阈值电流)，从而在标头703各自的漏极处将vout111上拉。亚阈值电压比较器701及电源检测电路102a的操作原理彼此实质上类似，因此此处不再对亚阈值电压比较器701的操作原理予以赘述。

参照图8，示出最大电压选择电路100的另一替代实施例的电路图。为清晰起见，在本文中将所述替代实施例称为最大电压选择电路800。如图所示，最大电压选择电路800实质上类似于最大电压选择电路700，只不过最大电压选择电路800进一步包括两个晶体管m801及m802。在一些实施例中，晶体管m801及m802各自包括p沟道金属氧化物半导体场效晶体管(pmosfet)。在一些实施例中，晶体管m801的源极耦合到vddm107，栅极耦合到vdd105且漏极耦合到晶体管m791(标头)的栅极；并且晶体管m802的源极耦合到vdd105，栅极耦合到vddm107且漏极耦合到晶体管m792(标头)的栅极。在一些实施例中，晶体管m801被配置成在vdd105>>vddm107时将晶体管m791关断；且晶体管m802被配置成在vdd105<<vddm107时将晶体管m792关断。

参照图9，示出最大电压选择电路100的另一替代实施例的电路图。为清晰起见，在本文中将所述替代实施例称为最大电压选择电路900。如图所示，最大电压选择电路900实质上类似于最大电压选择电路800，只不过最大电压选择电路900的亚阈值电压比较器901进一步包括分别堆叠在vddm107与晶体管m71之间以及vdd105与晶体管m75之间的两个二极管式连接的晶体管m91及m95。在一些实施例中，晶体管m91及m95各自包括p沟道金属氧化物半导体场效晶体管(pmosfet)。在一些实施例中，通过包括这两个额外的二极管式连接的晶体管m91及m95，可相应地调整亚阈值电压比较器901的增益或操作点。举例来说，通过插入晶体管m91，会在vddm107与晶体管m71的源极之间引入电压降(例如，从晶体管m91的源极到漏极的电压降)，使得晶体管m91可传导由晶体管m72及m73形成的电流镜的输出电流。因此，晶体管m71的漏极处的电压将下降以为所传导输出电流维持充足的vsg(即，从晶体管m71的源极到漏极的电压降)，此又降低亚阈值电压比较器901(例如，晶体管m791的栅极)的操作点。因此，在相同的vout/vdd/vddm配置下，与最大电压选择电路700相比，晶体管m791可传导更多电流。

参照图10，示出最大电压选择电路100的另一替代实施例的电路图。为清晰起见，在本文中将所述替代实施例称为最大电压选择电路1000。如图所示，最大电压选择电路1000实质上类似于最大电压选择电路700，只不过最大电压选择电路1000的亚阈值电压比较器1001包括单级(singlestage)。

在图10所示的实施例中，最大电压选择电路1000包括由晶体管m101、m103、m105及m107形成的亚阈值电压比较器1001以及由晶体管m109及m111形成的一对标头(header)1003。顾名思义，在一些实施例中，当最大电压选择电路1000运作时，亚阈值电压比较器1001的晶体管m101至m107中的每一者可在亚阈值模式下运作。

在一些实施例中，晶体管m101至m111各自包括p沟道金属氧化物半导体场效晶体管(pmosfet)。虽然图10所示的实施例示出m101至m111是p沟道金属氧化物半导体晶体管，然而可实作各种晶体管或装置中的任一者来作为m101至m111中的至少一者，例如，双极结型晶体管(bjt)、高电子迁移率场效晶体管(hemt)等。此外，在一些实施例中，晶体管m101至m111各自呈现超低阈值电压。举例来说，晶体管m101至m111可各自具有约0.1伏(v)的阈值电压。

在一些实施例中，在亚阈值电压比较器1001中，晶体管m101及m103是二极管式连接(即，各自的漏极及栅极被连接在一起)，并且更具体来说，晶体管m101的漏极及栅极在节点f处连接，且晶体管m103的漏极及栅极在节点g处连接。此外，晶体管m101的源极耦合到vddm107，且晶体管m103的源极耦合到vdd105。晶体管m105的源极耦合到节点f，且漏极及栅极均耦合到vout111；并且晶体管m107的源极耦合到节点g，且漏极及栅极均耦合到vout111。在一些实施例中，标头1003的晶体管m109在节点f处耦合到亚阈值电压比较器1001；且标头1003的晶体管m111在节点g处耦合到亚阈值电压比较器1001。此外，晶体管m109的源极耦合到vdd105，且漏极耦合到vout111；并且晶体管m111的源极耦合到vddm107，且漏极耦合到vout111。

在实施例中，一种电压选择电路包括：电源检测电路，被配置成将输出电压分别与第一输入电压及第二输入电压进行比较；锁存电路，耦合到所述电源检测电路，且被配置成在所述输出电压低于所述第一输入电压或所述第二输入电压时翻转一对输出信号各自的逻辑状态；以及选择电路，耦合到所述锁存电路，且被配置成基于所述一对输出信号各自的所述逻辑状态而使用所述第一输入电压或所述第二输入电压作为所述输出电压。

在相关实施例中，所述电源检测电路包括：第一晶体管，由所述第一输入电压进行门控且以所述第二输入电压为源；第二晶体管，由所述第二输入电压进行门控且以所述第一输入电压为源；第三晶体管，由所述输出电压进行门控且以所述第一输入电压为源；以及第四晶体管，由所述输出电压进行门控且以所述第二输入电压为源。

在相关实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的每一者包括p型金属氧化物半导体场效晶体管(pmosfet)。

在相关实施例中，当所述输出电压等于所述第一输入电压及所述第二输入电压中的一者且低于所述第一输入电压及所述第二输入电压中的另一者时，流过所述第二晶体管及所述第三晶体管的电流或流过所述第一晶体管及所述第四晶体管的电流增大。

在相关实施例中，流过所述第二晶体管及所述第三晶体管的所述电流及流过所述第一晶体管及所述第四晶体管的所述电流各自是亚阈值电流。

在相关实施例中，当流过所述第二晶体管及所述第三晶体管的所述电流或流过所述第一晶体管及所述第四晶体管的所述电流增大时，所述锁存电路翻转所述一对输出信号各自的所述逻辑状态。

在相关实施例中，所述选择电路进一步包括：第一开关，被配置成响应于所述一对输出信号中的一者的所述逻辑状态而将所述第一输入电压耦合到所述输出电压；以及第二开关，被配置成响应于所述一对输出信号中的另一者的所述逻辑状态而将所述第二输入电压耦合到所述输出电压。

在相关实施例中，所述选择电路进一步包括：sr锁存电路，被配置成接收所述锁存电路的所述一对输出信号各自的所述逻辑状态作为输入。

在另一实施例中，一种被配置成从至少第一输入电压及第二输入电压选择最大电压作为输出电压的电压选择电路包括电源检测电路及锁存电路，所述电源检测电路包括：第一晶体管，由所述第一输入电压进行门控且以所述第二输入电压为源；第二晶体管，由所述第二输入电压进行门控且以所述第一输入电压为源；第三晶体管，由所述输出电压进行门控且以所述第一输入电压为源；以及第四晶体管，由所述输出电压进行门控且以所述第二输入电压为源，所述锁存电路耦合到所述电源检测电路且被配置成在所述输出电压低于所述第一输入电压或所述第二输入电压时翻转一对输出信号各自的逻辑状态。

在相关实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的每一者包括p型金属氧化物半导体场效晶体管(pmosfet)。

在相关实施例中，所述的电路进一步包括：选择电路，耦合到所述锁存电路，且被配置成基于所述一对输出信号各自的所述逻辑状态而使用所述第一输入电压或所述第二输入电压作为所述输出电压。

在相关实施例中，所述选择电路进一步包括：第一开关，被配置成响应于所述一对输出信号中的一者的所述逻辑状态而将所述第一输入电压耦合到所述输出电压；以及第二开关，被配置成响应于所述一对输出信号中的另一者的所述逻辑状态而将所述第二输入电压耦合到所述输出电压。

在相关实施例中，所述选择电路进一步包括：sr锁存电路，被配置成接收所述锁存电路的所述一对输出信号各自的所述逻辑状态作为输入。

在相关实施例中，当所述输出电压等于所述第一输入电压及所述第二输入电压中的一者且低于所述第一输入电压及所述第二输入电压中的另一者时，流过所述第二晶体管及所述第三晶体管的电流或流过所述第一晶体管及所述第四晶体管的电流增大。

在相关实施例中，流过所述第二晶体管及所述第三晶体管的所述电流及流过所述第一晶体管及所述第四晶体管的所述电流各自是亚阈值电流。

在相关实施例中，当流过所述第二晶体管及所述第三晶体管的所述电流或流过所述第一晶体管及所述第四晶体管的所述电流增大时，所述锁存电路翻转所述一对输出信号各自的所述逻辑状态。

在又一实施例中，一种方法包括：提供电压选择电路的输出电压，所述输出电压被选择成遵循所述电压选择电路的第一输入电压及第二输入电压中的一者；使用各自在亚阈值模式下运作的多个晶体管来监测所述输出电压是否降至低于所述第一输入电压及所述第二输入电压中的另一者；以及当所述输出电压降至低于所述第一输入电压及所述第二输入电压中的所述另一者时，翻转锁存电路的输出信号各自的逻辑状态，以使所述输出电压遵循所述第一输入电压及所述第二输入电压中的所述另一者。

在相关实施例中，所述多个晶体管包括：第一晶体管，由所述第一输入电压进行门控且以所述第二输入电压为源；第二晶体管，由所述第二输入电压进行门控且以所述第一输入电压为源；第三晶体管，由所述输出电压进行门控且以所述第一输入电压为源；以及第四晶体管，由所述输出电压进行门控且以所述第二输入电压为源。

在相关实施例中，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管中的每一者包括p型金属氧化物半导体场效晶体管(pmosfet)。

以上内容概述了若干实施例的特征以使所属领域中的普通技术人员可更好地理解本发明的各方面。所属领域中的技术人员应了解，他们可易于使用本发明作为基础来设计或修改其他工艺及结构以施行本文所介绍实施例的相同目的及/或实现本文所介绍实施例的相同优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本发明的精神及范围，且在不背离本发明的精神及范围的条件下，他们可对本文作出各种改变、替代、及变更。