本发明涉及电源管理技术领域，具体而言，本发明涉及一种上电过程中防止过冲的电源管理单元。
背景技术
微控制单元(microcontrollerunit；mcu)，又称单片微型计算机或者单片机，是把中央处理器的频率与规格做适当缩减，并将存储器、计数器等周边接口，甚至供电单元都整合在单一芯片上，形成芯片级的计算机，为不同的应用场合做不同组合控制。
对于微控制单元mcu(microcontrollerunit)芯片而言，电源管理单元(powermanagementunit)是一个基本的构成部分，以满足低功耗系统设计与可靠性设计的需求。
一般的电源管理单元包括基准电压源以及紧接其后的线性稳压器。线性稳压器将基准电压源输出的基准电压vref增大一定的倍数，产生一个稳定的电压vdd给数字逻辑电路供电。同时电源管理单元还将实现对电源电压(包括系统电压avcc和经过调整的内部电压vdd)的上电下电监控，及时正确的产生复位信号，来保证mcu系统可靠稳定工作。
然而，现有的电源管理单元无法监控上电启动的过程中基准电压过冲。在上电启动的过程中，当基准电压由于启动电路等原因超过期望的稳定值时。这个基准电压也会被紧接的线性稳压器跟随放大，也就有可能产生一个超过规格定义的电压vdd给数字逻辑供电。由于这个vdd电压超过数字逻辑电路的规格定义，所以数字逻辑电路时序等特性无法保证，从而有无法保证mcu处于稳定可靠的工作状态。甚至过冲的幅度较大的时候，产生的vdd电压会高于数字逻辑器件的击穿电压，直接将部分数字逻辑电路击穿损坏，导致芯片失效。
因此，本领域需要一种上电过程中防止过冲的电源管理单元。
技术实现要素：
本发明通过对基准电压进行延时采样，确保产生的vdd电压没有过冲过程，保证数字逻辑电路可靠稳定工作。
根据本发明的一个方面，提供一种电源管理单元，包括：
基准源，所述基准源基于系统电压生成基准电压；
延迟单元，所述延迟单元对所述基准电压进行延迟并生成延迟后的基准电压；以及
低压差线性稳压器，所述低压差线性稳压器接收延迟后的基准电压，基于延迟后的基准电压产生内部电压vdd，
其中延迟后的基准电压不采样所述基准电压的初始过冲部分。
在本发明的一个实施例中，所述延迟单元包括一开关，所述开关用于导通所述基准源和低压差线性稳压器；当所述基准电压的初始过冲部分结束后，所述开关导通所述基准源和低压差线性稳压器。
在本发明的一个实施例中，所述延迟单元采用模拟方式实现延时。
在本发明的一个实施例中，所述延迟单元包括：
电流源，基于系统电压avcc产生基准电流；
与电流源串联的电容；
缓冲器，所述缓冲器的输入端连接到所述电流源与所述电容的连接节点；以及
开关，所述开关串联在所述基准源与所述低压差线性稳压器之间，所述开关还具有控制端，用于控制所述开关的导通和断开，所述控制端与所述缓冲器的输出端相连。
在本发明的一个实施例中，所述开关是mos晶体管或三极管。
在本发明的一个实施例中，电源管理单元还包括系统电压上电复位模块，所述系统电压上电复位模块基于系统电压avcc生成系统电压上电复位信号。
在本发明的一个实施例中，所述延迟单元采用数字方式实现延时。
在本发明的一个实施例中，所述延迟单元包括：
震荡器，所述震荡器对系统电压上电复位模块输出的系统电压上电复位信号进行延迟，形成经延迟的上电复位信号porh_p；以及
开关，所述开关串联在所述基准源与所述低压差线性稳压器之间，所述开关还具有控制端，用于控制所述开关的导通和断开，所述控制端接收经延迟的上电复位信号porh_p。
在本发明的一个实施例中，所述开关是mos晶体管或三极管。
在本发明的一个实施例中，电源管理单元还包括内部电压上电复位模块，所述内部电压上电复位模块基于内部电压vdd生成内部电压上电复位信号。
与现有技术相比，本发明通过对基准电压进行延时采样，确保产生的vdd电压没有过冲过程，保证数字逻辑电路可靠稳定工作。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，相同或相应的部件将用相同或类似的标记表示。
图1示出一种电源管理单元100的结构示意图。
图2示出图1所示电源管理单元100的时序图200。
图3示出根据本发明的一个实施例的电源管理单元300。
图4示出图3所示电源管理单元300的时序图400。
图5示出根据本发明的一个实施例的延迟单元500的电路示意图。
图6示出图5所示延迟单元500中各器件的时序图。
图7示出根据本发明的另一个实施例的延迟单元700的电路示意图。
图8示出图7所示延迟单元700中各器件的时序图。
具体实施方式
在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中，对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
图1示出一种电源管理单元100的结构示意图。如图1所示，电源管理单元100包括低功耗的基准源lpbgr110和低压差线性稳压器ldo120。lpbgr110基于系统电压avcc生成基准电压vref。ldo120接收lpbgr110输出的基准电压vref，对基准电压vref增大一定的倍数，产生一个稳定的电压vdd给数字逻辑电路供电。
电源管理单元100还可包括系统电压上电复位模块porh130和内部电压上电复位模块porl140。porh130基于系统电压avcc生成系统电压上电复位信号。内部电压上电复位模块porl140基于内部电压vdd生成内部电压上电复位信号。
图2示出图1所示电源管理单元100的时序图200。当基准源lpbgr110在上电启动的过程中，基准电压vref会由于启动电路等原因会过冲，超过期望的稳定值，然后再回落到最终稳定值。基准电压vref的过冲也会被紧接的ldo120跟随放大，也就有可能产生一个超过规格定义的电压vdd给数字逻辑供电。由于这个vdd电压超过数字逻辑电路的规格定义，所以数字逻辑电路时序等特性无法保证，从而有无法保证mcu处于稳定可靠的工作状态。
为了解决过冲问题，本发明提供一种电源管理单元，通过该电源管理单元保证低压差线性稳压器ldo模块在上电的过程中不会立即跟随产生的基准电压vref，而是等待基准电压vref回落到稳定的期望电压后，再开启低压差线性稳压器ldo，从而产生的vdd电压没有过冲过程，保证数字逻辑电路可靠稳定工作。
图3示出根据本发明的一个实施例的电源管理单元300。如图3所示，电源管理单元300包括基准源310、延迟单元320和低压差线性稳压器ldo330。基准源310基于系统电压avcc生成基准电压vref。延迟单元320对基准电压vref进行延迟并生成延迟后的基准电压vrefd。ldo330接收延迟后的基准电压vrefd，对延迟后的基准电压vrefd增大一定的倍数，产生一个稳定的电压vdd给数字逻辑电路供电。
电源管理单元300还可包括系统电压上电复位模块porh340和内部电压上电复位模块porl350。porh340基于系统电压avcc生成系统电压上电复位信号。内部电压上电复位模块porl350基于内部电压vdd生成内部电压上电复位信号。
为了解决mcu启动过程中由于vref的过冲，而引起的vdd过冲问题，通过延迟单元320对vref进行延时采样，保证vrefd没有采样到vref的过冲电压，等到vref稳定时，vrefd才完全采样了vref的值。
图4示出图3所示电源管理单元300的时序图400。从图4可以看出，vrefd没有采样到vref的过冲电压，因此，内部电压vdd没有过冲，始终处于数字逻辑电路的规格范围内。
图5示出根据本发明的一个实施例的延迟单元500的电路示意图。图5所示的延迟单元500采用模拟方式实现延时。如图5所示，延迟单元500包括电流源510、与电流源串联的电容520、缓冲器530以及开关540。缓冲器530的输入端连接到电流源510与电容520的连接节点a。缓冲器530的输出端与开关540的控制端相连。开关540连接在基准源和低压差线性稳压器之间，用于导通基准源和低压差线性稳压器。开关540可以是mos晶体管，该mos晶体管的栅极为控制端，与缓冲器530的输出端相连，该mos晶体管的源极和漏极分别与基准电压vref和延迟后的基准电压vrefd相连。或者，开关540可以是三极管，该三极管的基极为控制端，与缓冲器530的输出端相连，该三极管的集电极和发射级分别与基准电压vref和延迟后的基准电压vrefd相连。本领域的技术人员应该理解上面仅给出了开关540的几种示例，而不是对开关540的限制，任何能够进行可控导通和断开的开关装置都应落入本发明的保护范围。
延迟单元500采用电流源510对电容520充电实现延时。电流源510基于系统电压avcc产生一个基准电流，当avcc没有上电的时候，电流源没有电流，即它的电流大小为0；当avcc开始上电时，连接节点a的电位低于某个阈值电压时，经过缓冲器530的输出ba为低，开关540处于断开(不导通)状态，此时，基准电压vref处于过冲状态，并慢慢回落的过程，电流源510开始缓慢稳定到其最终值，连接节点a的电位逐渐升高，当连接节点a的电位充电到高于特定阈值电压时，经过缓冲器530输出ba为高，开关540变为闭合状态。整个对电容520的充电时间会充分考虑到整个电流源510从无到有的过程，通过适当设定电流源510和电容520的参数值能够预留给系统足够的冗余度来保证过冲结束之前开关不会开启。因此，通过适当设定电流源510和电容520的参数值，可确保连接节点a的电位上升到特定阈值的时间大于等于vref已回落到稳定值所需时间，当开关540变为闭合状态时，vref已回落到稳定值，vrefd跟随vref，避开vref的过冲过程。根据上述描述，本领域的普通技术人员可以设定电流源510和电容520的参数值来保证避开vref的过冲过程，电流源510和电容520的具体参数值的选择不再赘述。
图6示出图5所示延迟单元500中各器件的时序图。从图6可以看出，在vref的过冲过程中，缓冲器530的输出ba为低，vrefd没有采样到vref的过冲电压，因此，内部电压vdd没有过冲，始终处于数字逻辑电路的规格范围内。
图7示出根据本发明的另一个实施例的延迟单元700的电路示意图。图7所示的延迟单元700采用数字方式实现延时。如图7所示，延迟单元700包括震荡器osc710、开关730以及计数延迟740。计数延迟740对震荡器osc710输出的震荡信号的上升沿进行计数，当计数延迟740计数到预定数值时，允许系统电压上电复位模块porh340输出的系统电压上电复位信号通过，形成经延迟的上电复位信号porh_p。开关730的控制端与经延迟的上电复位信号相连接。开关730连接在基准源和低压差线性稳压器之间，用于导通所述基准源和低压差线性稳压器。
开关730可以是mos晶体管，该mos晶体管的栅极为控制端，受到经延迟的上电复位信号porh_p控制，该mos晶体管的源极和漏极分别与基准电压vref和延迟后的基准电压vrefd相连。或者，开关730可以是三极管，该三极管的基极为控制端，受到经延迟的上电复位信号porh_p控制，该三极管的集电极和发射级分别与基准电压vref和延迟后的基准电压vrefd相连。本领域的技术人员应该理解上面仅给出了开关730的几种示例，而不是对开关540的限制，任何能够进行可控导通和断开的开关装置都应落入本发明的保护范围。
内部独立专用的震荡器osc710和计数延迟740用于实现对高压avcc的复位信号porh的延迟一段时间。当avcc稳定后，系统会产生一个porh信号，但此时vref还处于过冲过程，没有稳定；利用独立的振荡器osc710和计数延迟740对porh实现一段时间的延迟，通过设置振荡器osc710输出的震荡信号的周期和计数延迟740的计数值，可控制计数延迟740的延迟时间，使得该延迟时间大于等于vref已回落到稳定值所需时间，当porh_p信号为高电平时，vref已处于稳定状态，开关730导通，让vrefd跟随vref。根据上述描述，本领域的普通技术人员可以设定振荡器osc710输出的震荡信号的周期和计数延迟740的计数值，来保证避开vref的过冲过程，振荡器osc710输出的震荡信号的周期和计数延迟740的计数值的具体数值的设置不再赘述。
图8示出图7所示延迟单元700中各器件的时序图。从图8可以看出，在vref的过冲过程中，经延迟的上电复位信号porh_p为低，开关730断开，vrefd没有采样到vref的过冲电压，因此，内部电压vdd没有过冲，始终处于数字逻辑电路的规格范围内。
尽管上文描述了本发明的各实施例，但是，应该理解，它们只是作为示例来呈现的，而不作为限制。对于相关领域的技术人员显而易见的是，可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此，此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制，而应当仅根据所附权利要求书及其等同替换来定义。